【正文】 DREQ信號(hào)高電平有效， DACK信號(hào)低電平有效。該寄存器只能寫(xiě)，不能讀，各命令位的功能如下： D2 D7 D6 D3 D4 D5 D1 D0 D7：決定 DACK信號(hào)的有效電平。該寄存器只能寫(xiě)，不能讀，各命令位的功能如下： D2 D7 D6 D3 D4 D5 D1 D0 D6：決定 DREQ信號(hào)的有效電平。 ? D5=0，采用滯后寫(xiě) (寫(xiě)入周期滯后讀 ) ； ? D5=1，為擴(kuò)展寫(xiě) (與讀同時(shí) )。這一點(diǎn)和中斷嵌套處理是不相同的。 DREQ3優(yōu)先權(quán)最低； ? D4=1，為循環(huán)優(yōu)先權(quán)。 第 6章輸入輸出系統(tǒng) GW (DMA+8) 它用來(lái)控制 8237A的操作，其內(nèi)容由 CPU寫(xiě)入。 第 6章輸入輸出系統(tǒng) GW (DMA+8) 它用來(lái)控制 8237A的操作，其內(nèi)容由 CPU寫(xiě)入。該寄存器只能寫(xiě)，不能讀，各命令位的功能如下： 第 6章輸入輸出系統(tǒng) GW (DMA+8) 它用來(lái)控制 8237A的操作，其內(nèi)容由 CPU寫(xiě)入。 ? D1=1，保持通道 0地址不變； ? D1=0，不保持通道 0地址不變。該寄存器只能寫(xiě)，不能讀，各命令位的功能如下： D2 D7 D6 D3 D4 D5 D1 D0 D0： 控制存儲(chǔ)器到存儲(chǔ)器傳送。請(qǐng)求使用該通道； D2=O，不請(qǐng)求。 軟件請(qǐng)求位是不可屏蔽的。 第 6章輸入輸出系統(tǒng) （ 7）請(qǐng)求寄存器 (DMA+9) DMA請(qǐng)求可由 I/O設(shè)備發(fā)出，也可由軟件產(chǎn)生。 或臵 0低 4位，才允許 DMA請(qǐng)求。 例如，如果要使 8237A的通道 2開(kāi)通，則只需用程序向它寫(xiě)入 02H代碼。通道號(hào)選定后，若 D2臵 1則禁止該通道請(qǐng)求 DREQ。若通道編程為不自動(dòng)預(yù)臵，則當(dāng)該通道遇到 信號(hào)時(shí)，它所對(duì)應(yīng)的屏蔽位臵位。自動(dòng)預(yù)臵時(shí)， 信號(hào)使內(nèi)容重新預(yù)臵為基計(jì)數(shù)值。 +3， +5。對(duì)基值字節(jié)計(jì)數(shù)寄存器的預(yù)臵應(yīng)予“注意。在自動(dòng)預(yù)臵條件下， 信號(hào)使其內(nèi)容重新臵為基地址值。 第 6章輸入輸出系統(tǒng) （ 2）基值地址寄存器 (DMA+O， +2， +4， +6) 16位地址寄存器，存放 DMA傳送的內(nèi)存首址，在初始化時(shí)，由 CPU以先低字節(jié)后高字節(jié)順序?qū)懭搿?D5=0，地址 +1， D5=l，地址 1。這種傳送占用通道 0與通道 1。 ? DMA讀：數(shù)據(jù)從內(nèi)存讀出，寫(xiě)到 I/0設(shè)備。 第 6章輸入輸出系統(tǒng) 端 口 通道 I/O口地址 寄存器 讀（ ） 寫(xiě)（ ） DMA+0 0 00 讀通道 0當(dāng)前地址寄存器 寫(xiě)通道 0基地址與當(dāng)前地址寄存器 DMA+1 0 01 讀通道 0當(dāng)前字節(jié)計(jì)數(shù)寄存器 寫(xiě)通道 0基字節(jié)計(jì)數(shù)與當(dāng)前字節(jié)計(jì)數(shù)寄存器 DMA+2 1 02 讀通道 1當(dāng)前地址寄存器 寫(xiě)通道 1基地址與當(dāng)前地址寄存器 DMA+3 1 03 讀通道 1當(dāng)前字節(jié)計(jì)數(shù)寄存器 寫(xiě)通道 1基字節(jié)計(jì)數(shù)與當(dāng)前字節(jié)計(jì)數(shù)寄存器 DMA+4 2 04 讀通道 2當(dāng)前地址寄存器 寫(xiě)通道 2基地址與當(dāng)前地址寄存器 DMA+5 2 05 讀通道 2當(dāng)前字節(jié)計(jì)數(shù)寄存器 寫(xiě)通道 2基字節(jié)計(jì)數(shù)與當(dāng)前字節(jié)計(jì)數(shù)寄存器 DMA+6 3 06 讀通道 3當(dāng)前地址寄存器 寫(xiě)通道 3基地址與當(dāng)前地址寄存器 DMA+7 3 07 讀通道 3當(dāng)前字節(jié)計(jì)數(shù)寄存器 寫(xiě)通道 3基字節(jié)計(jì)數(shù)與當(dāng)前字節(jié)計(jì)數(shù)寄存器 DMA+8 公用 08 讀狀態(tài)寄存器 寫(xiě)命令寄存器 DMA+9 09 —— 寫(xiě)請(qǐng)求寄存器 DMA+10 —— 寫(xiě)單個(gè)屏蔽位的屏蔽寄存器 DMA+11 0B —— 寫(xiě)工作方式寄存器 DMA+12 —— 寫(xiě)清除先 /后觸發(fā)器命令 * DMA+13 0D 讀暫存寄存器 寫(xiě)總清命令 * DMA+14 0E —— 寫(xiě)清四個(gè)屏蔽位的屏蔽寄存器命令 * DMA+15 —— 寫(xiě)臵四個(gè)屏蔽位的評(píng)比寄存器 IORW表 63 PC/XT的 8237A寄存器口地址 注：帶 “ *”的為軟命令 第 6章輸入輸出系統(tǒng) （ 1）工作方式寄存器 (DMA+11)。下面從編程使用的角度來(lái)分別討論這些寄存器的含義與格式。 1 40 8237 20 21 IOR IO W M E M R M E M W NC READ Y HLDA ADST B AEN HRQ CS CLK RESE T DAC K 2 DAC K 3 DR EQ 3 DR EQ 2 DR EQ 1 DR EQ 0 G ND A 7 A 6 A 5 A 4 EO P A 3 A 2 A 1 A 0 Vc c DB 0 DB 1 DB 2 DB 3 DB 4 DAC K 0 DAC K 1 DB 5 DB 6 DB 7 圖 6 2 1 8 2 3 7 A 5 外部引腳圖 第 6章輸入輸出系統(tǒng) 8237A的內(nèi)部邏輯框圖，包括 定時(shí)和控制邏輯，命令控制邏輯，優(yōu)先級(jí)控制邏輯以及寄存器組，地址 /數(shù)據(jù)緩沖器等部分，如圖 622所示。它允許在外部設(shè)備與系統(tǒng)存儲(chǔ)器以及系統(tǒng)存儲(chǔ)器之間直接變換信息，其數(shù)據(jù)傳送率可達(dá) B/s。 DMA傳送期間， HRQ信號(hào)一直保持有效，同時(shí) HLDA信號(hào)也一直保持有效，直到 DMA傳送結(jié)束， HRQ撤消， HLDA隨之失效，這時(shí)系統(tǒng)總線控制權(quán)又回到處理器 CPU。 第 6章輸入輸出系統(tǒng) CPU已交出系統(tǒng)總線控制權(quán)。我們先來(lái)介紹 DMAC的兩類(lèi) (組 )聯(lián)絡(luò)信號(hào)；它和 I/O設(shè)備之間，有 I/O設(shè)備發(fā)向 DMAC的請(qǐng)求信號(hào) DREQ和 DMA發(fā)向 I/O設(shè)備的應(yīng)答信號(hào) DACK；它和處理器之間，有 DMAC向 CPU發(fā)出的總線請(qǐng)求信號(hào) HRQ和 CPU發(fā)回的總線應(yīng)答信號(hào) HLDA。其系統(tǒng)邏輯框圖如圖 619所示。 DMA控制器芯片類(lèi)型很多 ,如 Z80DMA、 Intel 825 8237。如磁盤(pán)存取、圖像處理、高速數(shù)據(jù)采集系統(tǒng)、同步通信中的收發(fā)信號(hào)等方面應(yīng)用甚廣。 第 6章輸入輸出系統(tǒng) IOP與 CPU的 關(guān)系 是： CPU在宏觀上指導(dǎo) IOP， IOP在微觀上負(fù)責(zé)輸入 /輸出及數(shù)據(jù)的有關(guān)處理；兩者通過(guò)系統(tǒng)存儲(chǔ)區(qū)（公共信箱）來(lái)交換各種信息，包括命令、數(shù)據(jù)、狀態(tài)以及 CPU要 IOP執(zhí)行程序的首地址。 第 6章輸入輸出系統(tǒng) 以 8089為例， IOP在完成 I/O傳送時(shí)，擁有以下 特性 ： ? 它有自己的指令系統(tǒng)。 第 6章輸入輸出系統(tǒng) DMA主要適用以下幾種場(chǎng)合： ? 硬盤(pán)和軟盤(pán) I/O ? 快速通信通道 I/O ? 多處理機(jī)和多程序數(shù)據(jù)塊傳送 ? 掃描操作 ? 快速數(shù)據(jù)采集 ? 在 PC/XT機(jī)中還采用 DMA方式進(jìn)行 DRAM的刷新操作 第 6章輸入輸出系統(tǒng) I/O處理機(jī)方式 隨著計(jì)算機(jī)系統(tǒng)的擴(kuò)大、外設(shè)的增多和外設(shè)性能的提高， CPU對(duì)外設(shè)的管理、服務(wù)任務(wù)不斷加重。 第 6章輸入輸出系統(tǒng) DMA傳送控制方式的 特點(diǎn) 是： 在數(shù)據(jù)傳送過(guò)程中。 DMA傳送控制示意圖如圖 617所示。這種方法稱(chēng)為 直接存儲(chǔ)器存取 ，簡(jiǎn)稱(chēng)為 DMA。一旦某個(gè)外設(shè)請(qǐng)求 CPU為它服務(wù)時(shí)， CPU應(yīng)該以最快的速度響應(yīng)其請(qǐng)求。由于 CPU的速度比外圍設(shè)備速度快得多，在這種方式下 CPU的大量時(shí)間都處于循環(huán)等待狀態(tài)，無(wú)疑大大降低了系統(tǒng)的效率。圖 616為一個(gè)查詢輸出接口。 第 6章輸入輸出系統(tǒng) 使用有條件傳送方式控制數(shù)據(jù)的輸入 /輸出，在軟件方面，需編制一個(gè)查詢程序，且必須是循環(huán)程序，其框圖如同 614所示。用于鎖存輸入或輸出的數(shù)據(jù)。 地址譯碼器 … 鎖存器 數(shù)據(jù)總線 到地址為 02H的外設(shè) 圖 613 無(wú)條件傳送輸出接口 第 6章輸入輸出系統(tǒng) 程序查詢控制方式又叫 有條件傳送方式 。 地址譯碼器 … 三態(tài)緩沖器 數(shù)據(jù)總線 來(lái)自地址為 01H的外設(shè)的數(shù)據(jù) 圖 612無(wú)條件傳送輸入接口 第 6章輸入輸出系統(tǒng) （ 4）無(wú)條件傳送輸出指令。 第 6章輸入輸出系統(tǒng) NEXT： MOV DX， 8000H ； DX指向接口 IN AL， DX ；從輸入口讀開(kāi)關(guān)狀態(tài) NOT AL ；反相 OUT DX， AL ；送輸出口顯示 CALL DELAY ；調(diào)子程序延時(shí) 10MS DELAY： MOV SI,1000 DEL1： MOV DI ,100 DEL2： DEC DI JNZ DEL2 DEC SI JNZ DEL1 RET NEXT： JMP NEXT ；重復(fù) 第 6章輸入輸出系統(tǒng) （ 3）無(wú)條件傳送輸入指令 實(shí)現(xiàn)無(wú)條件傳送輸入的接口如圖 612所示。 硬件接口只需提供 地址譯碼器 、 三態(tài)緩沖器 (輸入時(shí)用 )或 鎖存器 (輸出時(shí)用 )，軟件程序中只需寫(xiě)出輸入 /輸出指令。符合這些條件的外設(shè)如，繼電器和速度、溫度、壓力、流量等變送器、機(jī)械開(kāi)關(guān)、發(fā)光二極管等。在這種方式中，根據(jù)外設(shè)的特點(diǎn)可采用直接傳送數(shù)據(jù)或查詢方式傳送數(shù)據(jù)。 第 6章輸入輸出系統(tǒng) 程序傳送控制方式 I/O程序傳送控制方式中，信息的傳送完全依靠計(jì)算機(jī)在既定時(shí)刻執(zhí)行 I/O程序來(lái)完成，接口只簡(jiǎn)單地提供設(shè)備選擇、數(shù)據(jù)緩沖、狀態(tài)記錄等功能。 IORIORIOWIOW第 6章輸入輸出系統(tǒng) I/O端口數(shù)據(jù)傳送的控制方式 DMA控制器 8237 輸入輸出系統(tǒng)概述 I/0設(shè)備的編址方式 微機(jī)中常用的幾種總線 第 6章輸入輸出系統(tǒng) I/O端口數(shù)據(jù)傳送的控制方式 CPU與 I/O設(shè)備之間數(shù)據(jù)傳送，通常有以下幾種情況： （ 1） I/O程序控制方式。改變跳接開(kāi)關(guān)連接方向，可有多達(dá) 1024種選擇。 A4⊕ 9A8⊕ 9 IOR⊕ IOW 74LS136芯片內(nèi)部有 4個(gè) “異或門(mén) ”，其內(nèi)部邏輯如圖 69所示。 A9 AEN ① 使用比較器 +地址開(kāi)關(guān) 如圖 67所示，圖中 DIP開(kāi)關(guān)狀志的設(shè)臵，就決定了譯碼電路的輸出，若改變開(kāi)關(guān)狀態(tài)，則就改變了 I/O端口地址。 amp。譯碼器的型號(hào)很多。 1 1 IOW≥1 ≥1 YY（ 寫(xiě) ）（ 讀 ）LS30 LS20 (b) 圖 64 門(mén)電路譯碼電路 第 6章輸入輸出系統(tǒng) （ 2）可選端口地址譯碼 如果用戶要求端口地址適應(yīng)不同的地址分配場(chǎng)合，或者為系統(tǒng)以后有擴(kuò)充的余地，可以選用可選端口地址譯碼。 第 6章輸入輸出系統(tǒng) A9 ≥1 1 1 1 1 1 1 LS32 IORAEN A0 A1 A2 A3 A8 A7 A6 A5 A4 LS04 amp。目前，接口卡中大部分都采用固定式譯碼。 第 6章輸入輸出系統(tǒng) 2. I/O地址譯碼方法 I/O端口地址譯碼的方法靈活多樣，可由地址和控制信號(hào)的不同組合來(lái)選擇端口地址。 1. I/O地址譯碼電路 I/O地址譯碼碼電路不僅僅與地址信號(hào)有關(guān)，而且與控制信號(hào)有關(guān)。在用戶可用的 I/O地址范圍內(nèi)，為了避免與其他的插板發(fā)生地址沖突，最好采用地址開(kāi)關(guān)。 第 6章輸入輸出系統(tǒng) 只要設(shè)計(jì) I/O接口電路，就必然要使用 I/O端口地址。如 BUSY(忙 )、 READY(準(zhǔn)備就緒 )等，以便決定下一步操作。 輸入時(shí)，用 ES： DI指向目標(biāo)緩沖區(qū) Buffer_In；輸出時(shí)，用 DS： SI指向原緩沖區(qū) Buffer_Out。 第 6章輸入輸出系統(tǒng) 若用 雙字節(jié)地址 作為端口地址，則最多可尋址 216=64K個(gè)端口。在使用時(shí)，有的 I/O接口可能僅用到其中的前幾個(gè)地址，見(jiàn)表 62。 例如：獨(dú)立編址方式的端口訪問(wèn) PC系列采用 I/O指令 (INPUT/OUTPUT)訪問(wèn)端口，實(shí)現(xiàn)數(shù)據(jù)的 I/O傳送。在輸入輸出指令中， I/O端口地址以8位立即數(shù)方式給出，指令格式為