【正文】 C1FF3FF21J1K C1CP1FF0FF11J1K1J1K C1amp。兩者有何不同？，（1）數據輸出端（Q端）由高位到低位依次排列的順序如何？（2）畫出狀態(tài)轉換圖，分析該電路構成幾進制計數器。1 1 0ET Q3 Q2 Q1 Q0EP D3 D2 D1 D074LS161CPLDRCOCLR11計數脈沖111 0 0 1ET Q3 Q2 Q1 Q0EP D3 D2 D1 D074LS161CPLDRCOCLR11計數脈沖1，利用74LS93構成異步10進制加法計數器，并畫出其輸出波形。，利用74LS192構成同步8進制加法計數器。 試用負邊沿JK觸發(fā)器構成同步16進制加法計數器電路，并畫出其輸出波形。21．256，0011100022．100，0101011023．不可以24．可以習題 ，那么它在每個時鐘脈沖之后的狀態(tài)是什么？串行數據輸入 SRG12CPD C1串行數據輸出串行數據輸入CP123491011125678 試用3片74LS194構成12位雙向移位寄存器。24．在數字鐘電路中，60進制計數器（ ）（可以，不可以）由6進制和10進制計數器串接構成。20．采用兩片74LS161，按照異步方式構成多進制計數器時，如果將低位片的進位信號RCO直接連接到高位片的時鐘脈沖輸入端，這樣構成的是（ ）進制計數器。16．74LS90的異步清零輸入端R0(1)、R0(2)是（ ）（高電平，低電平）有效。這時，（ ）（QA，QD，QC，QB）是最高位；（ ）（QA，QD，QC，QB）是最低位。10．74LS192的清零端是（ ）（高電平，低電平）有效，是（ ）（同步，異步）清零。（a）CLR=1 （b）LD=1 （c）ET=0 EP=0 （d）ET3．74LS161的置數端是（ ）（高電平，低電平）有效，是（ ）（同步，異步）置數。10．參看圖623所示計數器，其計數范圍為（ ），它的各輸出波形為（ ）。6．采用邊沿JK觸發(fā)器構成同步2n進制加法計數器，需要（ ）個觸發(fā)器，第一個觸發(fā)器FF0的輸入信號為（ ），最后一個觸發(fā)器FF(n1) 的輸入信號為（ ）。2．在考慮觸發(fā)器傳輸延遲的情況下，同步計數器中各Q輸出端相對于時鐘脈沖的延遲時間（ ）（相同，不同）。7．計數器的模是（ ）。3．1位二進制計數器的電路為（ ）。8．74LS194使用（ ）（上邊沿，下邊沿）觸發(fā)。3．在圖64中，右移操作表示數據從（ ）（FF0，FF3）移向（FF0，FF3）。CPQAQB習題 5．11圖解：根據波形圖可知，QA輸出的波形為CP的二分頻信號，QB輸出的波形為CP的四分頻信號 試用D觸發(fā)器和適當的門電路構成JK觸發(fā)器和T觸發(fā)器。amp。設觸發(fā)器的初始狀態(tài)為0。D1 D2習題 5．7圖CP1Q1Q2CP21DC1Rd1DC1RdCP1CP2Q1Q2解：習題 5．7圖中兩個D均為上升沿觸發(fā)，輸入信號D始終為1，且兩個D觸發(fā)器的Rd端為高電平有效。CPD（a）（b）習題 5．5圖解：上升沿觸發(fā)時，Q輸出波形為（a），下降沿觸發(fā)時，Q輸出波形為（b）。設觸發(fā)器的初始狀態(tài)為0。設觸發(fā)器的初始狀態(tài)為1，畫出輸出端Q的波形。答案：1．c1J1K11J1KT 2． 3． 習題解答SRQ51 由與非門組成的基本RS觸發(fā)器和輸入端S、R信號如習題5．1圖所示，畫出輸出端Q、 的波形。10．題10圖中，已知時鐘脈沖CP和輸入信號J、K的波形，則邊沿JK觸發(fā)器的輸出波形（ ）（正確，錯誤）。 （a） 基本RS觸發(fā)器 （b）主從JK觸發(fā)器 （c） 鐘控RS觸發(fā)器 （d）邊沿D觸發(fā)器7．JK觸發(fā)器的四種同步工作模式分別為（ ）。3．JK觸發(fā)器處于翻轉時輸入信號的條件是（ ） （a） J=0，K=0 （b）J=0，K=1 （c） J=1，K=0 （d）J=1，K=14．J=K=1時，邊沿JK觸發(fā)器的時鐘輸入頻率為120Hz。（a）在脈沖信號CP=1時，輸出的狀態(tài)隨輸入信號的多次翻轉 （b）輸出的狀態(tài)取決于輸入信號 （c）輸出的狀態(tài)取決于時鐘和控制輸入信號 （d）總是使輸出改變狀態(tài)6．對于74LS74，D輸入端的數據在時鐘脈沖的（ ）（上升，下降 ）邊沿被傳輸到（ ）（）。2．要使邊沿觸發(fā)D觸發(fā)器直接置1，只要使SD＝（ ）、RD＝（ ）即可。（a）S+R=0 （b）S+R=1（c）SR=0 （d）SR=18．鐘控RS觸發(fā)器的約束條件是（ ）。（a）Q=0，=1 （b）Q=1，=0（c）Q=1，=1 （d）Q=0，=0 （e）狀態(tài)不確定5．基本RS觸發(fā)器74LS279的輸入信號是（ ）有效。第5章觸發(fā)器 RS觸發(fā)器自測練習1． 或非門構成的基本RS觸發(fā)器的輸入S=R=0，當輸入S變?yōu)?時，觸發(fā)器的輸出將會（ ）。自測練習1．組合邏輯電路的競爭現象是由(同一個門的輸入信號，由于它們在此前通過不同數目的門，經過不同長度導線后到達門輸入端的時間會有先有后 )引起，表現為( 尖峰干擾 )脈沖。2．將8421BCD碼10000101轉換為二進制碼為（1010101 ）。自測練習1．將二進制數A=1011和B=1010作為74LS85的輸入，則其三個數據輸出端F(A＞B)為（ 1 ），F(AB) 為（ 0 ）和F(A＝B)為（ 0 ）。3．串行進位的加法器與并行進位的加法器相比，運算速度（慢 ）（快，慢）。6．參看題6圖，如果變量A、B取值為11，輸出Y為（ 1 ）；變量A、B取值為00，輸出Y為（ 0 ）。(a)16 (b)2 (c)4 (d)83．設AA0為四選一數據選擇器的地址輸入端，DDDD0為數據輸入端，Y為輸出端，則輸出Y與AA0及Di之間的邏輯表達式為( a )。其輸入信號A、B、C、D中（ D ）為最高位。9．74LS42有（ 十 ）個輸出端，輸出（低 ）電平有效。5．對于二進制譯碼器，其輸出為（輸入變量組成 ）的全部最小項。2．（ 譯碼器 ）（譯碼器、編碼器）的特點是在任一時刻只有一個輸出有效。6．74LS148輸出端代碼以（反碼 ）（原碼，反碼）形式出現。2．三位二進制優(yōu)先編碼器74LS148的輸入2，4，13引腳上加入有效輸入信號，則輸出代碼為（ 000 ）。7．如果用74LS02實現圖410所示的邏輯電路圖，則相應的接線圖為（、接3腳 , 5腳短接，C接6腳，D接9腳，10腳接12腳，4腳接11腳，F接13腳 ）。2．74LS54芯片處于工作狀態(tài)，如果其113腳分別接邏輯變量A、B、C、D，當3~5腳，9~11腳都接邏輯0時，輸出為（ ）；而當3~5腳，9~11腳都接邏輯1時，輸出又為（ 0 ）。3．如果與門的輸入是A、B，與門的輸出邏輯表達式是（ AB ）。. 分析電路在什么時刻可能出現冒險現象？. 用增加冗余項的方法來消除冒險，電路應該怎樣修改？≥1≥1≥1≥1AC1BDL 解：（1）當A=1，B=D=0時，可能會出現冒險現象。o1ooo11amp。 試用一片加法器74LS283將余3碼轉換為8421BCD碼。（1）K=0 A3A2A1A0=0101 B3B2B1B0=1001（2）K=0 A3A2A1A0=0111 B3B2B1B0=1101（3）K=1 A3A2A1A0=1011 B3B2B1B0=0110（4）K=1 A3A2A1A0=0101 B3B2B1B0=1110CO S3 S2 S1 S0 74LS283 CIA3 B3 A2 B2 A1 B1 A0 B0=1=1=1=1A3 B3 A2 B2 A1 B1 A0 B0 K 解：（1）當K=0，A3A2A1A0=0101，B3B2B1B0=1001時，輸出S3S2S1S0=1110，CO=0。3)。G Y WC 74LS151BA D7 D6 D5 D4 D3 D2 D1 D01FABCD 解：（1）由圖可知輸出F的邏輯函數表達式為：（2）電路略。（2） 圖(b)電路中，G2A端加脈沖，芯片的輸出端應得到什么信號。 當輸入DCBA=0101時發(fā)光二極管0~5均為亮的，6～9為熄滅的。oY0 Y 1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y974LS42 A B C D A0 A1 A2 A3LED10270W10oamp。amp。ooamp。（注：邏輯“1”表示燈亮）DCBAabcdefg *000000000000401000110011701110001111910010000100解：第二行4的顯示是正確的。17試用74LS138譯碼器和最少的與非門實現邏輯函數1）2）F2(A,B,C)=A⊙B⊙C解：（1）（2）F2(A,B,C)=A⊙B⊙C 、試用3線8線譯碼器74LS138設計一個能對32個地址進行譯碼的譯碼器。amp。芯片輸出端為低電平有效。（5）74LS148在輸入EI=0，0~7全為1時，輸出A2 A1 A0 =111，CS=1，EO=0。解：（1）74LS148在輸入6=0，3=0，其余為1時，輸出所有端均為1。解：（1）根據題意，列出真值表由題意可知，令輸入為A、B、C表示三臺設備的工作情況，“1”表示正常，“0”表示不正常，令輸出為R，Y，G表示紅、黃、綠三個批示燈的 狀態(tài)，“1”表示亮，“0”表示滅。amp。 當C1C0取不同組合時，電路實現如下功能：1．C1C0=00時，F=A2．C1C0=01時，F= A⊕B3．C1C0=10時，F=AB4．C1C0=11時，F=A+B試用門電路設計符合上述要求的邏輯電路。用與非門設計該電路。（圖略）、設計一個由三個輸入端、一個輸出端組成的判奇電路，其邏輯功能為：當奇數個輸入信號為高電平時，輸出為高電平，否則為低電平。解：（1）將邏輯函數化成最簡與或式并轉換成最簡與非式。FCBA 解：（1）根據波形圖得到真值表：ABCF00000101001110010111011110010010(2)由真值表得到邏輯表達式為、設，要求用最簡單的方法，實現的電路最簡單。amp。=1 解：（1）(2)S1S0L00011011