學(xué)生實(shí)驗(yàn)報(bào)告書(shū)fpga實(shí)驗(yàn)報(bào)告改進(jìn)-wenkub.com
2025-03-20 07:05 本頁(yè)面
【正文】 也可以右鍵單擊各個(gè)信號(hào)選擇“Bus Radix”后的“Binary...”將各個(gè)信號(hào)以十進(jìn)制的形式顯示.當(dāng)然，也可以通過(guò)修改voter7為不同的二進(jìn)制數(shù)值，然后與正確的結(jié)果比較進(jìn)行驗(yàn)證。2） 在實(shí)現(xiàn)步驟成功后，單擊“Generate Programming Files”，生成bit流文件。 3） 添加核在ISE窗口中，單擊“File”→“open”，分別打開(kāi)icon_xst_example和vio_xst_example。2）生成核單擊“開(kāi)始”→“程序”→“ChipScope pro ”→“xilinx ChipScope pro core generator”，彈出如圖所示的對(duì)話(huà)框。2）由Test Bench WaveForm添加激勵(lì)源，仿真波形如圖所示。描述時(shí)，只須檢查每一個(gè)輸入的狀態(tài)（通過(guò)為“1”，不通過(guò)為“0”），并將這些狀態(tài)值相加，判斷狀態(tài)值的和即可選擇輸出。用Verilog語(yǔ)言設(shè)計(jì)七人表決器時(shí)，也有多種選擇。輸入變量為邏輯“1”時(shí)，表示表決者“贊同”；輸入變量為邏輯“0”時(shí)，表示表決者“不贊同”。 （2） 將RS232串口線(xiàn)一端與計(jì)算機(jī)連接好，另一端與板卡的J11相連接。（2） 熟悉 SEEDXDTK XUPV2Pro 實(shí)驗(yàn)環(huán)境。（2） 熟悉 SEEDXDTK XUPV2Pro 實(shí)驗(yàn)環(huán)境。4）ChipScope進(jìn)行調(diào)試①用核生成法，所用到的核有ICON核與VIO核。器件族類(lèi)型（Device Family）選擇“Virtex2P”器件型號(hào)（Device）選“XC2VP30 ff896 7”綜合工具（Synthesis Tool）選“XST (VHDL/Verilog)”仿真器（Simulator）選“ISE Simulator”②設(shè)計(jì)輸入：在源代碼窗口中單擊右鍵，在彈出的菜單中選擇“New Source”，在彈出的對(duì)話(huà)框中選擇“Verilog Moudle”，在右端的“File name”中輸入源文件名dtrigger，下面各步單擊“Next”按鈕，然后在彈出的源代碼編輯框內(nèi)輸入D觸發(fā)器的源代碼并保存即可。（2）將RS232串口線(xiàn)一端與計(jì)算機(jī)連接好，另一端與板卡的J11相連接。（2）主從JK觸發(fā)器主從JK觸發(fā)器的邏輯圖及邏輯符號(hào)，其狀態(tài)轉(zhuǎn)換是在時(shí)鐘脈沖下降沿完成的。（3）了解Verilog HDL語(yǔ)言在FPGA中的使用。在匯編范本涉及到的端口值的常量，參考PicoBlaze的指南，而代碼的編寫(xiě)參考KCPSM3的使用手冊(cè)。 Route Static Timing (Timing Analyzer)”，完成表3，并與表2進(jìn)行對(duì)照比較。實(shí)際的線(xiàn)網(wǎng)延遲是在布局布線(xiàn)后計(jì)算出來(lái)的。 表1 （4） 實(shí)現(xiàn)設(shè)計(jì)并進(jìn)行時(shí)序分析1) ，展開(kāi)Processes窗口中的 “Implement Design”，然后再展開(kāi)Map目錄下的“Generate PostMap Static Timing”，右鍵單擊“Analyze PostMap Static Timing(Timing Analyzer)”并從彈出的快捷菜單中選擇“Return All”。5) 雙擊Pad to Setup列下的單元格，彈出對(duì)話(huà)框并輸入6ns，單擊“OK”按鈕，完成輸入延遲約束設(shè)置。（2）輸入全局時(shí)鐘約束1），然后雙擊Processes窗口中的User Constraints目錄下的“Create Timing Constraints”。 3）選擇“Start”→“Programs”→“Accessories”→“Command Prompt”，打開(kāi)命令提示符，并使cd命令指向如下的匯編編譯器的目錄下，如圖1所示。 3）將RS232串口線(xiàn)一端與計(jì)算機(jī)連接好，另一端與板卡的J11相連接。3）通過(guò)分析布局布線(xiàn)后靜態(tài)時(shí)序報(bào)告來(lái)確認(rèn)實(shí)際的設(shè)計(jì)效果。9） 輸入“alarm on”命令，則警告變成有效，然后輸入“alarm 00:00:30”設(shè)定警告時(shí)間為30 s，輸入“time00:00:00”設(shè)定時(shí)間后，會(huì)看到板卡上的LED1燈會(huì)在30 s警告后熄滅。 5） 在iMPACT窗口右鍵單擊“xc2vp30”，選擇“Program”后彈出Programming Properties窗口，單擊“OK”按鈕，如果下載成功則出現(xiàn)“Program Succeeded”，6）在超級(jí)終端窗口則會(huì)看到KCPSM3提示符注意：這里超級(jí)終端是否顯示成功不僅與下載是否成功有關(guān)，而且還與電腦的連接有關(guān)。 5程序的下載并操作UART實(shí)時(shí)時(shí)鐘1）給板卡上電，打開(kāi)SW11開(kāi)關(guān)。 Route完成后，“Pad Report”在HDL編輯器中打開(kāi)，可以看“Pad Report”來(lái)確定I/O信號(hào)管腳約束是否與分配的管腳相匹配。單擊菜單欄中的“File”→“Exit”，退出PACE；圖1 Bus Delimiter對(duì)話(huà)框5），然后雙擊Prosesses窗口中User Constraints目錄下的“EditConstraints(Text)”， 。3） 保存后出現(xiàn)“Bus Delimiter”對(duì)話(huà)框。用VHDL做實(shí)驗(yàn)時(shí)，如果PACE沒(méi)有自動(dòng)跳出，可把lab2復(fù)制到根目錄下再打開(kāi)工程。lock : out std_logic)。6） 在實(shí)體說(shuō)明里添加lock輸出管腳如下：entity uart_clock isPort (tx : out std_logic。復(fù)制組件聲明（從COMPONENT my_dcm到ENDCOMPONENT）“ Insert DCM ponent declaration here”注釋的下方。此代碼中包含了一個(gè)IBUFG、一個(gè)DCM 和兩個(gè)BUFG例化的組件。7） 單擊“Next”按鈕，彈出Xilinx Clocking Wizard–Clocking Frequency Synthesizer窗口，輸入50MHz輸出頻率。4）單擊“Next”按鈕，彈出Select IP窗口，展開(kāi)FPGAFeatures and Design和Clocking目錄，選擇“SingleDCM ”。四、實(shí)驗(yàn)步驟1 使用Architecture Wizard生成DCM模塊單元1）選擇“Start”→“Programs”→“Xilinx ”→“Project Navigator”，進(jìn)入ISE的Project Navigator環(huán)境。（3）熟悉并使用PACE。Xilinx ISE 有豐富的在線(xiàn)幫助信息,結(jié)合 Xilinx 的
公司管理相關(guān)推薦
鄂ICP備17016276號(hào)-1