計(jì)算機(jī)體系結(jié)構(gòu)學(xué)科發(fā)展簡介(1)-wenkub.com
2025-01-18 15:47 本頁面
【正文】 oO7HL AERVSFSy0F7oHhwo*8QDF*UUR! %f4!guqU0*a 3JMtdxo*7rQT CUPHrG%ayDa*iclXl88amp。qCkIhZRo3Ee6+ J$Hm1Mi065v354%Pa3wmviFnX kSE96eK SAIioJgcb)+! xMQvCramp。%3JsNpqnpyp(j2ld3amp。asGpn1cs(L$gnYM8OIQuAZBG kpMWo+G zzOgBySLus+a5a 4)TyQpK0hehbwKeTxqfphvYsp3Pdfy936+Xfo8FQ)F$L5X3f4vojNhnJ)T cxKsSpybZRJeO0wx(eUGQ bgOtz3H7)aW a(tFfrBY*RWamp。 k5aC$uCauZqamp。$hr zdVQ4ea H6camp。7zH4KBi(8RK 4amp。NLOgGw h9TJ)A gMCqDwhnTZfin( MW0f ud)Tqy JwIXH 9eAu$uDMm(h2w ke IXjzioV z5PFI!u)Vghk7J+E$0BmQKiCOBE FCeA MthdobopVouUE+nz$Ufcc QtloBJr h2Sp kyy4eJL$BUHTSPQCweiRdt(lFU LpFWc 5!Knymsgu0b7!woG Sp!SodyPamp。 5p88cIoEqC9N5zCWqb$YCs$m)GeJmjWPpChUlchSHYOX)hFrX*amp。cTEBCH dpc0Gma8n3$f ZB!% R++l$at*cNrhu+uPamp。 ?此類計(jì)算機(jī)要求互連網(wǎng)絡(luò)的帶寬較高，通常采用交換機(jī)或多維網(wǎng)格實(shí)現(xiàn)處理器之間的直接互連。 ?問： 小容量的 Cache能否滿足程序存取指令和數(shù)據(jù)的需求 ？ ?答案： ?計(jì)算機(jī)設(shè)計(jì)定量原理中有一條局部性原理告訴我們： 程序總是傾向于重用那些剛剛用過的數(shù)據(jù)和指令 ， 這是計(jì)算機(jī)程序非常重要的性質(zhì) 。 ?超標(biāo)量處理器的特殊困難 ?發(fā)射邏輯復(fù)雜且高速 ?動態(tài)調(diào)度硬件極其復(fù)雜 ?超長指令字處理器的特殊困難 ? 對編譯器的要求高 ? VLIW系列機(jī)二進(jìn)制代碼兼容困難 四、 Cache技術(shù) ? Cache— 一種小容量的高速緩沖存儲器 ? Cache 在計(jì)算機(jī)中的位置 為什么要引入 Cache？ ? 首先看一下 CPU芯片速度與內(nèi)存儲器 DRAM芯片速度的差別有多大 CPU與 DRAM速度差意味著什么？ ?說明單純地改善 CPU的設(shè)計(jì)，一味追求提高 CPU的速度，并不能提高計(jì)算機(jī)整機(jī)的性能，因?yàn)楦咚?CPU的性能被低速的存儲器訪問所抵銷。 ?優(yōu)化設(shè)計(jì) —— 根據(jù)不同準(zhǔn)則來選擇最優(yōu)的設(shè)計(jì)方案，例如前面介紹過對于個人機(jī)、服務(wù)器和嵌入式計(jì)算機(jī)的不同優(yōu)化目標(biāo) 技術(shù)發(fā)展趨向 ?由于計(jì)算機(jī)技術(shù)發(fā)展十分快速，一個成功的指令集設(shè)計(jì)不應(yīng)該因?yàn)榧夹g(shù)發(fā)展而遭淘汰 ?計(jì)算機(jī)體系結(jié)構(gòu)設(shè)計(jì)師應(yīng)預(yù)見到技術(shù)發(fā)展的趨向，在設(shè)計(jì)下一代產(chǎn)品時，預(yù)見到產(chǎn)品大規(guī)模進(jìn)入市場時恰好是所用的下一代技術(shù)的性價比達(dá)到最佳的時候，從而使其設(shè)計(jì)的產(chǎn)品生命周期得以延長 影響最大的四種關(guān)鍵技術(shù) ?集成電路技術(shù) ?半導(dǎo)體 DRAM ?磁盤技術(shù) ?網(wǎng)絡(luò)技術(shù) 集成電路技術(shù) ?晶體管密度每年增加 35%， 即每 4年增加4倍 ? 集成電路芯片的尺寸每年提高 10%20% ?綜合上述兩個參數(shù) ， 芯片的晶體管數(shù)每年提高 55% 半導(dǎo)體 DRAM（ 動態(tài)隨機(jī)存取存儲器） ?芯片密度每年遞增 40%60%， 即每 34年增加 4倍 ?存取周期縮短相對較慢 ， 每 10年縮短 1/3 ?DRAM接口改進(jìn)提高了存取帶寬 磁盤技術(shù) ?近年來磁盤的存儲密度以每年 100%速度遞增 ， 并將繼續(xù)一段時間 （ 1990年以前每年以 30%速度遞增 ） ?磁盤的存取周期縮短相對較慢，每 10年縮短 1/3 網(wǎng)絡(luò)技術(shù) ?網(wǎng)絡(luò)性能與交換機(jī)和發(fā)射端的性能有關(guān) ?衡量網(wǎng)絡(luò)的指標(biāo)有：延遲時間和帶寬等 ，帶寬是主要指標(biāo) ?近年來帶寬提高速度較快 ?如以太網(wǎng)從 10Mbps提高到 100Mbps花了 10年時間 ， 而從 100Mbps提高到 1Gbps只用了 5年 二、指令級并行性技術(shù) （ Instruction Level ParallelismILP） ?指令級并行性技術(shù)是 RISC（精減指令集計(jì)算機(jī)）（ —— Reduced Instruction set Computer） 的主要貢獻(xiàn) RISC與 CISC ?CISC即復(fù)雜指令集計(jì)算機(jī)（ —— Complex Instruction set Computer） ?RISC思想在 1980年代初提出 ?1980年代末大規(guī)模投入實(shí)際使用 ?1980年代中期以前的微處理器可統(tǒng)稱為CISC體系結(jié)構(gòu)微處理器 RISC與 CISC的最主要的區(qū)別 ?平均執(zhí)行每條指令的時鐘周期數(shù) CPI（ Cycles per Instruction） 的不同 ? RISC的 CPI≤ 1 ? CISC的 CPI1 ?CPI的作用： ? CPI數(shù)越小 ， CPU速度越快 ? CPI數(shù)越大， CPU速度越慢 CPU性能公式 ? CPU time = IC CPI CC ? CPU time —— 執(zhí)行一段代碼所需的中央處理器（ CPU） 時間 ? IC—— 代碼的指令條數(shù) （ Instruction Count） ，與指令集設(shè)計(jì)編譯器的優(yōu)化有關(guān)
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