基于vhdl的八路搶答器設(shè)計(jì)--eda課程設(shè)計(jì)-wenkub.com
2025-01-15 14:44 本頁(yè)面
【正文】 u4 : display PORT MAP(m, BCD)。 signal q1,q2,q3,q4,q5,q6,q7,q8 : STD_LOGIC。BCD1: OUT STD_LOGIC_VECTOR(7 downto 0))。COMPONENT tPORT(clk,en: in STD_LOGIC。 clr: IN STD_LOGIC。sound1 : OUT STD_LOGIC。USE 。2．譚會(huì)生等 主編，《EDA技術(shù)及應(yīng)用》，西安電子科技大學(xué)出版社，20013．潘松等 主編，《EDA技術(shù)實(shí)用教程》，科學(xué)出版社，20064．雷伏容 主編，《VHDL電路設(shè)計(jì)》，清華大學(xué)出版社，20065．Charles ，《數(shù)字系統(tǒng)設(shè)計(jì)與VHDL》，電子工業(yè)出版社6．丁建偉.《搶答器電路設(shè)計(jì)》[J].蘭州工業(yè)高等?？茖W(xué)校學(xué)報(bào),2008,(04).1317. 7．王冬梅,張建秋.《八路搶答器設(shè)計(jì)與實(shí)現(xiàn)》[J].這將有助于我今后的學(xué)習(xí)，端正自己的學(xué)習(xí)態(tài)度，從而更加努力的學(xué)習(xí)。從仿真波形看, 符合設(shè)計(jì)要求。第三節(jié) 仿真編譯成功后進(jìn)行仿真。 END a。 WHEN 1001 = BCD =01101111。 WHEN 0101 = BCD =01101101。 WHEN 0001 = BCD =00000110。ENTITY display IS PORT(m: IN STD_LOGIC_VECTOR(3 downto 0)。END a。039。139。ARCHITECTURE a OF t IS BEGINprocess(en,clk)beginif(clk39。USE 。end process。q6=s6。q2=s2。139。139。139。139。END lock。 s7: IN STD_LOGIC。 s3: IN STD_LOGIC。USE 。en = temp(7) AND temp(6) AND temp(5) AND temp(4) AND temp(3) AND temp(2) AND temp(1) AND temp(0) AND clr。when11111101=m=0111。when11011111=m=0011。q7amp。q3amp。 END change。ENTITY change ISPORT(q1,q2,q3,q4,q5,q6,q7,q8: IN STD_LOGIC。本設(shè)計(jì)采用用Altera公司MAX7000S系列的EPM7128SLC8415來(lái)實(shí)現(xiàn)。當(dāng)后臺(tái)工作人員將S置于GND，=0，使燈測(cè)試輸入端（圖中3號(hào)）=1，這時(shí)測(cè)試數(shù)碼管工作情況；當(dāng)后臺(tái)工作人員將S置于Vcc，=1，使燈測(cè)試輸入端（圖中3號(hào)）=1，這時(shí)正常譯碼。當(dāng)定時(shí)時(shí)間到時(shí)，則定時(shí)到信號(hào)為0，=1，74LS148處于禁止工作狀態(tài)，禁止選手進(jìn)行搶答。圖中，門G1 的作用是控制時(shí)鐘信號(hào)CP的放行與禁止，門G2的作用是控制74LS148的輸人使能端 。圖53第四節(jié) 搶答器設(shè)計(jì)中的時(shí)序控制電路時(shí)序控制電路是搶答器設(shè)計(jì)的關(guān)鍵，它要完成以下三項(xiàng)功能：①主持人將控制開(kāi)關(guān)撥到開(kāi)始位置時(shí)，揚(yáng)聲器發(fā)聲，搶答電路和定時(shí)電路進(jìn)人正常搶答工作狀態(tài)。設(shè)計(jì)功能完善，能實(shí)現(xiàn)直接清零、啟動(dòng)。）圖51第二節(jié) 搶答器設(shè)計(jì)中的定時(shí)電路由節(jié)目主持人根據(jù)搶答題的難易程度，設(shè)定一次搶答的時(shí)間，通過(guò)預(yù)置時(shí)間電路對(duì)計(jì)數(shù)器進(jìn)行預(yù)置，計(jì)數(shù)器的時(shí)鐘脈沖由秒脈沖電路提供。此外，1Q＝１，使74LS148＝１，處于禁止?fàn)顟B(tài)，封鎖其他按鍵的輸入。第一節(jié) 搶答器設(shè)計(jì)中的搶答電路參考電路如圖51所示。） 圖42InputsOutputsHＨＱ０ＬＨHＨＬLＬＬN(yùn)ot sure第五章 搶答器的單元電路設(shè)計(jì)簡(jiǎn)易邏輯數(shù)字搶答器由主體電路與擴(kuò)展電路組成。當(dāng)有選手將按鍵開(kāi)關(guān)按下時(shí)，搶答器將接受并顯示搶答結(jié)果，假設(shè)按下的是S4，則74LS148的編碼輸出為011，此代碼送入74LS279鎖存后，使4Q3Q2Q=100，亦即74LS148的輸入為0100；又74LS148的優(yōu)先編碼標(biāo)志輸出 為0，使1Q=1，即 =1，74LS48處于譯碼狀態(tài)，譯碼的結(jié)果顯示為“4”。工作過(guò)程：系統(tǒng)清除按鍵按動(dòng)時(shí)，74LS279的四個(gè)RS觸發(fā)器的置0端均為0，使四個(gè)觸發(fā)器均被置
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