[工學(xué)]北大數(shù)字集成電路課件--22_verilog的編寫風(fēng)格-wenkub.com
2024-10-15 23:49 本頁面
【正文】 Z = (a + b) + (c + d)。 else z = c + d。 i=i+1) data_out(I) = data_in(I)。 unchanging statement data_out(I) = data_in(I)。在循環(huán)中包含不變化的表達式會使綜合工具花很多時間優(yōu)化這些冗余邏輯。 end 敏感表要完整 不完整的的敏感表將引起綜合后網(wǎng)表的仿真結(jié)果與以前的不一致。 end endmodule 其它要注意的問題 ? 不要引入不必要的 latch ? 敏感表要完整 ? 非結(jié)構(gòu)化的 for循環(huán) ? 資源共享 不要產(chǎn)生不需要的 latch ? 條件分支不完全的條件語句（ if和 case語句）將會產(chǎn)生鎖存器 always (cond_1) begin if (cond_1) data_out = data_in。 // A is late arriving output [N1:0] Z。因此要移動信號 A使其離輸出近一些。 reg [N1:0] Z。 module cond_oper(A, B, C, D, Z)。 assign COUNT1 = ADDR1 + B。 assign OFFSET1 = BASE PTR1。 output [15:0] COUNT。 endmodule 高性能編碼技術(shù) 高性能編碼技術(shù) module PRECOMPUTED (ADDRESS, PTR1, PTR2, B, CONTROL, COUNT)。 assign PTR = (CONTROL == 1’b1) ? PTR1 : PTR2。 // CONTROL is late arriving output [15:0] COUNT。 module BEFORE (ADDRESS, PTR1, PTR2, B, CONTROL, COUNT)。 end endfunction always (data_in) data_out = XOR_tree_func(data_in)。 end result[0] = temp[0]。 end else begin for (I=NUM1。 if (even(NUM)) for (I=NUM1。 for (K=logN1。 integer I, J, K, NUM。 input [31:0] num。 input [N1:0] data_in。 end endfunction always (data_in) data_out = XOR_reduce_func(data_in)。 begin XOR_reduce_func = 0。 reg data_out。 endmodule 線性結(jié)構(gòu)描述 優(yōu)先級編碼器 線性結(jié)構(gòu) 樹形結(jié)構(gòu) 歸約 XOR module XOR_reduce (data_in, data_out)。 for (I=0。 function [log2N1:0] priority。 parameter log2N = 3。iN。 output [N1:0] out1。 end endmodule loop方式 module decoder38_loop (in1, out1)。 output [N1:0] out1。 38譯碼器 index方式 module decoder_index (in1, out1)。 else Z = Z1。amp。 endcase else if (C[5] == 1’b0) Z1 = A[2]。 //3’b011: Z1 = DATA_is_late_arriving。 endmodule ifcase嵌套語句 Case語句 if語句 ifcase嵌套語句 — 修改后 always (sel or C or A or DATA_is_late_arriving) begin if (C[1]) Z1 = A[5]。 3’b110: Z = A[6]。 else if (C[3]) Z = A[1]。 output Z。 input [8:1] A。 else if (C[3] == 1’
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