【正文】 現(xiàn)在整個課程設(shè)計基本上已經(jīng)完成了，除了熟練掌握了序列信號檢測器的原理之外，對源程序的編寫也更加熟練。這次為期 11 天的課程設(shè)計到現(xiàn)在已經(jīng)接近尾聲了，通過這次課設(shè)，我對課堂上的理論知識有了進(jìn)步的了解與掌握，熟練掌握了實驗操作的各個步驟，同時也增強(qiáng)了對 EDA程序設(shè)計的興趣。然后按 KEY6(CLK)8 次，待檢測序列碼將串行輸入，輸入過程顯示于LED1~LED8上。 //序列碼檢測正確，輸出“ F” else disp_r=439。hf:seg_r = 839。 //顯示 d 439。hc6。hb:seg_r = 839。 //顯示 9 439。h80。h7:seg_r = 839。 //顯示 5 439。h99。h3:seg_r = 839。 //顯示 1 439。hc0。 //選擇第八個數(shù)碼管顯示 default:dig_r = 839。b11110111。d3:dig_r = 839。 //選擇第 一個數(shù)碼管顯示 339。h0。d4:disp_dat = dat[3:0]。d1:disp_dat = data[3:0]。 //狀態(tài) s7 default:state=s0。 //狀態(tài) s5 16 s6:if(sda==dat[1])state=s7。 //狀態(tài) s3 s4:if(sda==dat[3])state=s5。 //狀態(tài) s1 s2:if(sda==dat[5])state=s3。 //復(fù)位 else begin case(state) s0:if(sda==dat[7])state=s1。 //LED左移顯示 end end assign sda = data_shift[8]。 //重新裝載數(shù)據(jù) led_r = 839。 end assign rst = buff[4]。 end always (posedge clock) //按鍵 3 預(yù)置數(shù)高 4位 begin if(key_edge[2]) //下降沿檢測 dat_r[7:4] = dat_r[7:4] + 139。 //按鍵控制處理部分 always (posedge clock) //按鍵 1 序列碼高 4位 begin if(key_edge[0]) //下降沿檢測 data[7:4] = data[7:4] + 139。 dout3 = dout2。 div_clk = 139。 div_clk = 139。 assign disp=disp_r。d5, s6=439。d1, //狀態(tài)機(jī)參數(shù) s2=439。 assign seg = seg_r。 //檢測結(jié)果輸出寄存器 reg [3:0] state。 //消抖寄存器 reg[2:0]t3。 reg[16:0]count。 //檢測結(jié)果輸出 reg[7:0]dat_r。 //輸出接數(shù)碼管位碼 13 output sda。 //輸入檢測結(jié)果 //input [7:0] dat。 //系統(tǒng)時鐘 input[5:0]key。h8e。he:seg_r = 839。 //顯示 c 439。h83。ha:seg_r = 839。 //顯示 8 439。hf8。h6:seg_r = 839。 //顯示 4 439。hb0。h2:seg_r = 839。 //顯示 0 439。b11111111。 //選擇第五個數(shù)碼管顯示 339。b11101111。d1:dig_r = 839。 endcase case(t3) //選擇數(shù)碼管顯示位 339。 //第五個數(shù)碼管 339。 //第二個數(shù)碼管 339。 end always (posedge clock) begin if(div_clk) begin case(t3) //選擇掃描顯示數(shù)據(jù) 339。 led_r = {data_shift[8],led_r[7:1]}。b0,data}。b1。b1。 buff。 dout2 = dout1。d0。b1。 assign seg = seg_r。 //數(shù)碼管掃描顯存 reg div_clk。 //內(nèi)部寄存器 reg[8:0]data_shift。 reg[7:0]seg_r。 //產(chǎn)生復(fù)位信號輸出 output[7:0]dat。 //輸出接數(shù)碼管段碼 output[7:0]dig。 9 //外接 I/O口 input clock。hf。 //狀態(tài) s6 s7:if(sda==dat[0])state=s8。 //狀態(tài) s4 s5:if(sda==dat[2])state=s6。 //狀態(tài) s2 s3:if(sda==dat[4])state=s4。 //狀態(tài) s0 s1:if(sda==dat[6])state=s2。 assign disp=disp_r。d5, s6=439。d1, //狀態(tài)機(jī)參數(shù) s2=439。 //檢測結(jié)果輸出 reg [3:0] disp_r。 //串行序列碼輸入 input clk。 （ 6）將 設(shè)置為頂層實體，對該工程進(jìn)行全程編譯處理，若在編譯過程中發(fā) 現(xiàn)錯誤，則找出錯誤并更正錯誤，直至編譯成功為止。 （ 2）新建 VerilogHDL源程序文件 schk_v，輸入程序代碼并保存，進(jìn)行綜合編譯。在檢測過程中，只要有一位不相等都將回到初始狀態(tài)重新開始檢測。利用 Quartus ||軟件進(jìn)行設(shè)計、仿真驗證，最后進(jìn)行引腳鎖定并完成硬件測試。目前，使用最為廣泛的大規(guī)?？删幊踢壿?CPLD、 FPGA屬高密度可編程邏輯器件 [7]，已成為現(xiàn)代高層次電子設(shè)計方法的實現(xiàn)載體。 電子設(shè)計自動化即 EDA技術(shù)是指包括電路設(shè)計、系統(tǒng)仿真、設(shè)計綜合、 PCB版圖設(shè)計和制版的一套自動化流程。s programmability[7], concise and changing the design method shortens the development cycle, while allowing smaller circuit design and more powerful. The curriculum is designed to detect sequence 1110101101 sequence detectors, and detector in order to describe t