【正文】 此次設(shè)計之所以各接口都加上幀同步碼就是為了讓微機系統(tǒng)能夠準(zhǔn)確的識別輸入數(shù)據(jù)，當(dāng)然也出于安全性的考慮。 圖 四位串并轉(zhuǎn)換接口電路 RTL圖 四位并行接口 電路設(shè)計 及仿真 在 整個復(fù)用接口的設(shè)計當(dāng)中，并行接口相對來說是 比較簡單的。 四位串并轉(zhuǎn)換接口電路 仿真波形如圖 。 u2: mux12_4_1 port map(ah=ah,din=dout_temp,bh=bh,a=daout_temp,y=dt104,en104=en104)。 signal k1_temp:std_logic_vector(2 downto 0)。 end ponent。 y: out std_logic_vector(11 downto 0))。end ponent。 end entity。 use 。 因為串行輸入串并轉(zhuǎn)換寄存器的四位數(shù)據(jù)須在 4 個時鐘上升沿之后才能并行輸出。 圖 四位并串轉(zhuǎn)換接口電路仿真波形 在仿真時，將幀同步碼高四位設(shè)為“ 1001“，幀同步碼低四位設(shè)為“ 0101”，設(shè)輸入數(shù)據(jù) 為 “ 1111” 。 u2: d1 port map(clk=clk,a2=a_temp)。 signal clk_temp:std_logic。 end ponent。 ponent c105 port(clk:in std_logic。 architecture one of c15 is 12 選 4 寄存器 四分頻器 二進制計數(shù)器 數(shù)據(jù)端口 并串轉(zhuǎn)換器 南昌航空大學(xué)學(xué)士學(xué)位論文 26 ponent mux12_4 port(ah,bh,din:in std_logic_vector(3 downto 0)。 entity c15 is port(clk,en105:in std_logic。鑒于此，將選擇信號的變換時鐘設(shè)為系統(tǒng)時鐘的四分之一。 該 接口 電路的 結(jié)構(gòu)框圖如下圖 所示： 圖 四位并串轉(zhuǎn)換接口結(jié)構(gòu)框圖 綜合圖 ，簡單概括本電路設(shè)計思想如下： 系統(tǒng)進入四分頻器，輸出時鐘為系統(tǒng)時鐘的四分之一， 輸出時鐘進入二進制計數(shù)器，每當(dāng)?shù)竭_(dá)時鐘上升沿，計數(shù)器就加 1。 圖 RTL圖 南昌航空大學(xué)學(xué)士學(xué)位論文 25 復(fù)用 接口 模塊 設(shè)計 接口 （ interface） 是微處理器與外部設(shè)備、存儲器或者兩種設(shè)備之間或者兩種機器之間通過進行連接的邏輯電路，它是微處理器與外界設(shè)備進行信息交換的中轉(zhuǎn)站。 仿真波形如下圖 ： 圖 在仿真波形中，因為沒有連接實際的外圍電路，不能產(chǎn)生鍵值編碼，故此處對外圍硬件 — 開關(guān)進行了模擬，即直接將編碼賦給矩陣開關(guān)電路。 begin key1: key port map ( clk=clk,keydrv=keydrv,keyin=keyin, keyvalue=keyvalue_temp,keypressed=keypressed)。 ponent seg is port(value1:in std_logic_vector(4 downto 0)。 end ponent。 keyin: in std_logic_vector(4 downto 0)。 en1,en2,en3,en4,en5,en6,en7,en8,en9,en10,en11,en12,en13,en14,en15,en16:out std_logic。 entity keyboard is port(clk:in std_logic。源程序如下： library ieee。其基本功能為：當(dāng)某鍵按下時，就做相應(yīng)處理并打開該鍵所對應(yīng)的接口電路。因此，為了方便而 且 能夠 顯示 按鍵值 ， 本 設(shè)計 使用 七段 數(shù)碼管作為按鍵的 顯示電路。 譯碼電路的仿真波形如圖 ，鍵盤譯碼 RTL 圖 見附錄 。 end。139。 end case。039。 temp_preseed=39。 when 1011111011=keyvalue=conv_std_logic_vector(15,5)。139。 temp_preseed=39。 when 1101111011=keyvalue=conv_std_logic_vector(11,5)。139。 temp_preseed=39。 when 1110111011=keyvalue=conv_std_logic_vector(7,5)。139。 temp_preseed=39。 when 1111011011=keyvalue=conv_std_logic_vector(3,5)。139。 begin temp=key_drvamp。 key_pressed:out std_logic)。 entity keydecoder is port(key_in:in std_logic_vector(4 downto 0)。源程序如下： library ieee。 本文中主要分為數(shù)字鍵和復(fù)位鍵 ， 數(shù)字按鍵主要用來輸入數(shù)字，但 是我們知道鍵值的編碼不能直接為我們所用，必須 配備一個 鍵盤譯碼電路來規(guī)劃每個按健的輸出 值 ，以便執(zhí)行相應(yīng) 動作。 key_drv=present_state。 when S4=next_state=S0。 process(present_state) begin case present_state is when S0=next_state=S1。139。 signal present_state:std_logic_vector(4 downto 0)。 constant S1: std_logic_vector(4 downto 0):=11101。 entity keyscan is port(clk_scan:in std_logic。 掃描電路的源程序如下： library ieee。當(dāng)掃描信號為 10111 時，掃描 第四行 按鍵。 鍵盤掃描電 路設(shè)計 及仿真 掃描電路是用來提供鍵盤掃描信號 (表 key_drv4 — key_drv0)的電路，掃描信號變化的順序依次為“ 11110— 1110l— 11011— 10111— 01111 — 11110”， 并依次循環(huán)掃描 。 end if。139。 process(t,clk) begin if clk39。 else t=t+1。 begin process(clk) begin if clk39。 entity clkgen is port(clk:in std_logic。 經(jīng) Quartus II 仿真 后 的結(jié)果 及生成的 RTL 電路 如圖 、 示，源程序 如下 ： library ieee。 按鍵具體功能見附錄 C。 若 掃描信號為11110，代表目前正在掃描 第一行 ，如果 該行 沒有按鍵按下，則 key_in4? key_in0輸 出的值為 11111；反之， 當(dāng)有鍵按下時，如 “ 1” 按鍵被按下 ，則由 key_in4? key_in0讀出的值為 11110。 鍵盤上的每一個按鍵是一個開關(guān)電路，當(dāng) 有 鍵被按下， 且獲得 相應(yīng)的掃描信號時， 接點會呈現(xiàn)邏輯 0 狀態(tài)。同樣十六位數(shù)據(jù)接口及三十二位數(shù)據(jù)接口也包括并行接口、串行接口、串并轉(zhuǎn)換接口及并串轉(zhuǎn)換接口。其中， 矩陣開關(guān)電路 設(shè)計主要由 三部分組成：鍵盤接口電路和數(shù)字按鍵 顯示電路 及接口控制電路 。 為了能對工程進行硬件測試，應(yīng)將其輸入輸出信號鎖定在芯片確定的引腳上，編譯下載 后 還必須配置芯片進行編譯，完成 FPGA 的最終開發(fā)。所有設(shè)置完畢后，選擇 Processing→ Start Simulation 命令。選擇好后 ，單擊 Generate Functional Netlist 按鈕，再單擊“確定”按鈕，最后單擊 Start南昌航空大學(xué)學(xué)士學(xué)位論文 13 按鈕，即完成仿真方式的確定。 （ 6） 總線數(shù)據(jù)格式設(shè)置。在 Fliter 下拉表中選 Pins： all選項（通常已經(jīng)默認(rèn)選此項），然后單擊 List 按鈕，于是在 Nodes Found 列表框中顯示設(shè)計中的工程所有端口引腳名。首先在 Edit 菜單中選 擇 End Time 命令，即彈出對話框。 時 序 仿真 （ 1） 打開波形編輯器。編譯前首先選擇 Processing 菜單的 Start Compilation 命令，啟動全程編譯，這里所謂的全程編譯（ Compilation）是指以上提到的 Quartus II 對設(shè)計輸入的多項處理工作，其中包括排錯、數(shù)據(jù)網(wǎng)表文件提取、邏輯綜合、適配、裝配文件（仿 真文件和編程配置文件）生成，以及基于目標(biāo)器件的工程時序分析等。Synthesis 期間， Quartus II將按 ADD/Remove Files Project頁中顯示的順序處理文件 。一般而言，如果對系統(tǒng)很了解，并且系統(tǒng)速率較高，或在大系統(tǒng)中對時間特性要求較高的部分，可以采用這種方法。一般，不同的設(shè)計項目最好放在不同的文件夾中 ， 而同一工程的所有文件都必須放在同一文件夾中。在一個外設(shè)接口中往往需要有幾個端口才能滿足和協(xié)調(diào)外設(shè)工作， CPU 通過訪問這些端口 來了解外設(shè)的狀態(tài)、控制外設(shè)的工作以及外設(shè)之間的數(shù)據(jù)傳輸。 數(shù)據(jù)信息、狀態(tài)信息和控制信息通常都以數(shù)據(jù)形式通過 CPU 的數(shù)據(jù)總線同 CPU進行傳送，這些信息分別存放在外設(shè)接口的不同類型的寄存器中 。 （ 3） 開關(guān)量 這是一些只有兩個狀態(tài) 的量，如開關(guān)的合與斷以及 LED 的亮與滅等。 1． 數(shù)據(jù)信息（ Data） 微機中的數(shù)據(jù)信息大致包括三種基本類型。 并非每種接口都要求具備上述功能， 對不同配置和不同用途的微機系統(tǒng)，其接口功能不同，接口電路的復(fù)雜程度也大不相同。此外，為了防止干擾，常常使用光電耦合和繼電器計數(shù)等，使主機與外設(shè)在電氣上 隔離。 3． 設(shè)備 選擇功 能 系統(tǒng) 中一般帶有多種外設(shè)，同一種外設(shè)可能也有多臺 ，而 CPU 在同一時刻只能與一臺外設(shè)交換信息 ， 這就要借助接口中的地址譯碼電路 對外設(shè)進行尋址。 1． 數(shù)據(jù)的寄存和緩沖功能 為了解決主機高速與外設(shè)低速的矛盾，避免因速度不一致而丟失數(shù)據(jù)，使 CPU的 工作效率得到充分發(fā)揮，接口內(nèi) 設(shè) 置數(shù)據(jù) 寄存器或者用 RAM 芯片組成數(shù)據(jù)緩沖區(qū)，使之成為數(shù)據(jù)交換的中轉(zhuǎn)站。輸入輸出的信息多種多樣，有數(shù)字信號、模擬信號以及開關(guān)信號等；信息傳輸?shù)乃俣纫膊幌嗤?，手動鍵盤輸入速度為秒級 ，而磁盤輸入可達(dá) 1 兆字節(jié) /秒至數(shù)十兆字節(jié) /秒 ，不同外設(shè)處理信息的信息也相差懸殊。比如原始數(shù)據(jù)或源程序通過接口從輸入設(shè)備 （例如鍵盤）輸入 ； 運算結(jié)果通過接口輸出到 輸出設(shè)備（例如打印機、顯示器）；控制命令通過接口 送到被控對象（例如步進電機） ； 現(xiàn)場采集的信息通過接口 傳送進來（例如溫度值或轉(zhuǎn)數(shù)值）。因此 VHDL 設(shè)計模塊便于在不同的設(shè)計場合重復(fù)使用。 (2)復(fù)用性好。行為描述以過程語句來表達(dá)，數(shù)據(jù)流描述實際上是 RTL 級語言的擴展，因此 VHDL 幾乎覆蓋了以往各種語句描述語言的功能，整個自頂向下或由底向上的電路設(shè)計過程都可以用VHDL 完成。這兩種版本在書寫格式上有細(xì)微差別，不過絕大部分 EDA 軟件都支持這兩種版本的書寫格式。 VHDL 是 IEEE 標(biāo)準(zhǔn)化的硬件描述語言，并且已經(jīng)成為系統(tǒng)描述的國際公認(rèn)標(biāo)準(zhǔn)，得到眾多 EDA 公司的支持。 硬件描述語言 硬件 描述 語言概述 硬件描述語言的發(fā)展至今已有幾十年的歷史 ， 并已經(jīng)成功地應(yīng)用到系統(tǒng)仿真、驗證和設(shè)計、綜合等方面。 Altera 的 Nios 嵌入處理器和完整的 IP 庫也可以用于 Cyclone 器件開發(fā)。全球標(biāo)準(zhǔn)、平臺趨同、交互和技術(shù)改進等新的市場趨勢不斷促進了對成本核算方案的需求，有史以來成本最低的FPGACyclone 器件為某些市場的客戶提供了必需的價格水平和功能，在市場上創(chuàng)新是根本，搶先面市就確定了領(lǐng)導(dǎo)對位。 FPGA 除了具有 ASIC 的特點之外，還具有以下幾個優(yōu)點： (1)隨 著 VLSI 工藝的不斷提高，單一芯片內(nèi)部可以容納上百萬個晶體管， FPGA芯片的規(guī)模也越來越大，起單片邏輯門數(shù)已達(dá)到上百萬門，它能實現(xiàn)的功能也越來越多，同時也可以實現(xiàn)系統(tǒng)集成； (2)FPGA 芯片在出廠之前都做過百分之百的測試，不需要設(shè)計人員承擔(dān)投片風(fēng)險和費用，設(shè)計人員只需在自己的實驗室里即可通過相關(guān)的軟硬件環(huán)境來完成芯片的最終功能設(shè)計。 FPGA 的結(jié)構(gòu)靈活，其邏輯單元、可編程內(nèi)部連線和 I/O 單元都可以由用戶編程，可以實現(xiàn)任何邏輯功能，滿足各種設(shè)計需求。 南昌航空大學(xué)學(xué)士學(xué)位論文 5 現(xiàn)場可編程門陣列 FPGA 全稱 Field Programmable Gate Array，即現(xiàn)場可編程門陣列 [1]，它是作為