康華光電子技術(shù)基礎(chǔ)—數(shù)字部分第五版-wenkub.com
2025-05-11 05:29 本頁面
【正文】 根據(jù)仿真軟件的不同，搭建測試平臺的方法也不同。 and U3(b1, b, sel)。 //定義輸入信號 output out。 m od u l e 模塊名（端口名 1, 端口名 2, 端口名 3, ?）； 端口類型說明 ( i n p u t , o u t o u t , i n o u t ) ； 參數(shù)定義 ( 可選 ) ； 數(shù)據(jù)類型定義 ( w i r e , r e g 等 ) ； 實例化低層模塊和基本門級元件； 連續(xù)賦值語句（ as s i gn ） ； 過程塊結(jié)構(gòu) （ i n i t i al 和 al w ays ） 行為描述語句； e n d m o d u l e 邏輯功能描 述部分，其 順序是任 意的 說明部分 模塊定義的一般語法結(jié)構(gòu)如下： 端口類型說明 電路結(jié)構(gòu)描述 模塊名 數(shù)據(jù)類型說明 例 用結(jié)構(gòu)描述方式建立門電路 Verloger模型 amp。每個模塊的內(nèi)容都是嵌在關(guān)鍵詞module和 endmodule兩個語句之間。寄存器型變量只能在 initial或 always內(nèi)部被賦值。b。定義的格式為： parameter 參數(shù)名 1＝常量表達式 1，參數(shù)名 2＝常量表達式 2， …… ；如 parameter BIT=1, BYTE=8, PI=。 關(guān)鍵詞 :是 Verilog語言本身規(guī)定的特殊字符串，用來定義語言的結(jié)構(gòu)。 多行注釋符 (用于寫多行注釋 ): /* */； 單行注釋符 :以 //開始到行尾結(jié)束為注釋文字。 Verilog語言的基本語法規(guī)則 為對數(shù)字電路進行描述（常稱為建模）， Verilog語言規(guī)定 了一套完整的語法結(jié)構(gòu)。 HDL是高層次自動化設(shè)計的起點和基礎(chǔ) . 硬件描述語言 Verilog HDL基礎(chǔ) 計算機對 HDL的處理 : 邏輯綜合 是指從 HDL描述的數(shù)字邏輯電路模型中導(dǎo)出電路基本元件列表以及元件之間的連接關(guān)系（常稱為門級網(wǎng)表）的過程。 m 0 m 1 m 3 m 2 m 4 m 5 m 7 m 6 m 12 m 13 m 15 m 14 m 8 m 9 m 11 m 10 00 01 11 10 AB CD 00 01 11 10 DBBDL ?? B D 例 :用卡諾圖法化簡下列邏輯函數(shù) （ 2）畫包圍圈合并最小項，得最簡與 或表達式 解： (1) 由 L 畫出卡諾圖 ?? m)D,C,B,A(L(0， 2， 5， 7， 8， 10， 13， 15) L C 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1 D A B DB 1 1 1 00 AB L 01 10 11 CD 11 00 01 10 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 ( , , , ) ( 0 ~ 3 , 5 ~ 7 , 8 ~ 1 1 , 1 3 ~ 1 5 )L A B C D m? ?L D C B? ? ?B例 : 用卡諾圖化簡 1 1 1 00 AB L 01 10 11 CD 11 00 01 10 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 CD圈 0 L B C D?L D C B? ? ?圈 1 含無關(guān)項的邏輯函數(shù)及其化簡 什么叫無關(guān)項： 在真值表內(nèi)對應(yīng)于變量的某些取值下，函數(shù)的值可以是任意的， 或者這些變量的取值根本不會出現(xiàn)，這些變量取值所對應(yīng)的最 小項稱為無關(guān)項或任意項。 畫包圍圈時應(yīng)遵循的原則： （ 1）包圍圈內(nèi)的方格數(shù)一定是 2n個，且包圍圈必須呈矩形。 例 1：畫出邏輯函數(shù) L(A, B, C, D)= ?m (0, 1, 2, 3, 4, 8, 10, 11, 14, 15)的卡諾圖 1 1 1 1 1 0 0 0 0 0 1 1 1 0 1 1 10 11 01 00 CD 00 01 11 10 A B L ( , , , ) ( ) ( ) ( )L A B C D A B C D A B C D A B C D? ? ? ? ? ? ? ? ? ?( ) ( )A B C D A B C
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