【正文】 值得記住的是：出色的工具并不能代替設(shè)計(jì)之初的細(xì)心籌謀。 跟任何其它創(chuàng)造性過程一樣，你可 能會(huì)偶爾前進(jìn)在后退半步（或者更糟）。對(duì)于 ASIC，它可能意味著以一定模式放置各個(gè)門，并找出在 ASIC 模片的物理約束條件，各個(gè)門的連接方法，這稱為布局與布線。例如，用 PLD 或者 CPLD，綜合工具可產(chǎn)生兩極“與 或”等式，用 ASIC 將產(chǎn)生一個(gè)門電路的列表以及一個(gè)網(wǎng)表，用來指定門之間的如何互聯(lián)。我們可以做些初步的定時(shí)驗(yàn)證，以 獲得全部設(shè)計(jì)過程中的一些安慰，但具體的定時(shí)驗(yàn)證必須到最后才能做。在功能驗(yàn)證中，主要研究不考慮定地條件下的邏輯操作，門延遲和其它定時(shí)參數(shù)都讓認(rèn)為是零。 實(shí)際上，模擬只是被稱為驗(yàn)證的一部分，當(dāng)然，看到模擬的電路產(chǎn)生輸出是令人滿 意的，但模擬的目的要更高些，它要驗(yàn)證電路是否按預(yù)期的那樣工作。像其它編程工作一樣，你可能不想等到所有的代碼編譯完。然而，大多數(shù)設(shè)計(jì)環(huán)境包括特別的 VHDL 文本編輯器，使得工作更簡單些。 、 17 前 端 步 驟 (雖然是痛苦的，但是很平常 ) 后 (很痛苦的 !) 端 步 驟 圖 HDL的設(shè)計(jì)流程步驟 所謂的“前端”步驟，就是從方框圖層次上寫出基本方法和結(jié)構(gòu)快。 本設(shè)計(jì)采用 AL TERA 公司的 FPGA 芯片 EPF10K10, 該芯片管腳間的延遲為 5 ns, 即頻率為 200MHz, 應(yīng)用標(biāo)準(zhǔn)化的硬件描述語言 VHDL 有非常豐富的數(shù)據(jù)類型 , 他的結(jié)構(gòu)模型是層次化的 , 利用這些豐富的數(shù)據(jù)類型和層次化的結(jié)構(gòu)模型 , 對(duì)復(fù)雜的數(shù)字系統(tǒng)進(jìn)行邏輯設(shè)計(jì)并用計(jì)算機(jī)仿真 , 逐步完善后進(jìn)行自動(dòng)綜合生 成符合要求的、在電路結(jié)構(gòu)上可實(shí)現(xiàn)的數(shù)字邏輯 , 再下載到可編程邏輯器件中 , 即可完成設(shè)計(jì)任務(wù)。 結(jié)束語 本文將給出了一種新的測頻方法。 對(duì)上式微分得： \δ Tx≤177。當(dāng)與量化延時(shí)測量與短時(shí)間間隔電路相結(jié)合時(shí)，測量的不確定度可以從下述推導(dǎo)出來。 由于頻率合成器輸出的頻率信號(hào)最小只能調(diào)到 10Hz，把 XDU17 的測量值作為標(biāo)準(zhǔn)，可以計(jì)算出樣機(jī)測頻的精度。 將短時(shí)間間隔的開始信號(hào)送入延時(shí)鏈中傳播，當(dāng)結(jié)束信號(hào)到來時(shí)，將此信號(hào)在延時(shí)鏈中的延時(shí)狀態(tài)進(jìn)行鎖存，通過 CPU 讀取，判斷信號(hào)經(jīng)過的延時(shí)單元個(gè)數(shù)就可以得到短時(shí)時(shí)間間隔的大小，分辨率決定于單位延時(shí)單元的延時(shí)時(shí)間。 量化時(shí)延思想的實(shí)現(xiàn)依賴于延時(shí)單元的延時(shí)穩(wěn)定性，其分辨率取決于單位延時(shí)單元的延遲 時(shí)間。 從結(jié)構(gòu)盡量簡單同時(shí)兼顧精度的角度出發(fā)，將多周期同步法與基于量化時(shí)延的短時(shí)間間隔測量方法結(jié)合，實(shí) 現(xiàn)了寬頻范圍內(nèi)的等精度高分辨率測量。 1 個(gè)字的計(jì)數(shù)誤差，從而進(jìn)一步提高精度。在直接測頻的基礎(chǔ)上發(fā)展的多周期同步測量方法，在目前的測頻系統(tǒng)中得到越來越廣泛的應(yīng)用。頻率和時(shí)間的測量已越來越受到重視，長度、電壓等參數(shù)也可以轉(zhuǎn)化為與頻率測量有關(guān)的技術(shù)來確定。 Verilog HDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下的設(shè)計(jì)特點(diǎn)。 1000ps=1ns。平常計(jì)數(shù)式的 8 位頻率計(jì)，測量 10MHz 信號(hào)、 1秒閘門能得到 10,000,000Hz，這實(shí)際上才是 7位（位數(shù)等于取常用對(duì)數(shù)后的值），要想得到 8位，需要 10 秒閘門；要想得到 9 位，需要 100 秒閘門，依次類推，即便顯示允許， 11 位需要 10000 秒的測量時(shí)間了。有些頻率計(jì)帶有溢出功能，即把最高位溢出不顯示而只顯示后面的位，以便 達(dá)到提高位數(shù)的目的。 3 頻率計(jì)的位數(shù)及相關(guān)指標(biāo) 位數(shù)：同時(shí)最多能顯示的數(shù)字位數(shù)。可簡化為 CNT1 和 CNT2 是兩個(gè)可控計(jì)數(shù)器，標(biāo)準(zhǔn)頻率(f )信號(hào)從 CN F1 的時(shí)鐘輸入端 cI K 輸入，經(jīng)整形后的被測信號(hào) (f )從 CNT2 的時(shí)鐘輸入端 cI K 輸入。 低頻時(shí)閘門時(shí)間較長。頻率測量方法的主要測量預(yù)置門控信號(hào) GATE 是由單片機(jī)發(fā)出， GATE 的時(shí)間寬度對(duì)測頻精度影響較少，可以在較大的范圍內(nèi)選擇，只要 FPGA中 32 b 計(jì)數(shù)器在計(jì) 100 M 信號(hào)不溢出都行，根據(jù)理論計(jì)算 GATE 的時(shí)間寬度 Tc 可以大于 42． 94 s，但是由于單片機(jī)的數(shù)據(jù)處理能力限制，實(shí)際的時(shí)間寬度較少，一般可在 10～ 0． 1 s 間選擇，即在高頻段時(shí)，閘門時(shí)間較短；低頻時(shí) 閘門時(shí)間較長。 1 等精度測頻原理 頻率的測量方法主要分為 2 種方法 : (1) 直接測量法 , 即在一定的閘門時(shí)間內(nèi)測量被測信號(hào)的脈沖個(gè)數(shù)。t meet timing requirements, you may have to go back as far as rethinking your whole design approach. That39。s logical operation independent of timing considerations。s useful to understand the overall VHDL design environment belbre jumping inlo the language itself. Thew aw several steps in a VHDL based design process, often called the deign flow. These steps are applicable to any HDL based design process and are outlined in Figure 1. 、 9 frontend steps (painful,but no unmon) (very painful!) backend steps Steps in a VHDL or other HDLbased design flow The socalled flont end begins with figuring out the basic approach and building blocks at the blockdiagram level. Large logic design, like software programs, are usually hierarchical, and VHDL gives you a good famework for defining modules and their interfaces and filling in the details later. The next step is the actual writing of VHDL code for modules, their interfaces, and their internal details. Since VHDL is a textbased language, in principle you can use any text editor for this part of the job. However, most design environments include a specialized VHDL text editor that makes the job a little easier。1107/s. When the measurement and quantification of delay circuit with short intervals bined, the uncertainty of measurement can be derived from the following. In the use of cycle synchronization, multianalyte Tx for the cycle value of T0 time base for the introduction of the cycle. Tx= NT0+△ t1△ t2 Delay circuit and quantitative bined: Tx= NT0+(N1N2)td177。 n1 for a short period of time at Δ t1 corresponding delay the number of modules。 a word error, mainly because of the actual gate edge and standard frequency synchronization is not filling pulse edge Tx=N0T0△ t2+△ t1, if accurately measured short interval Δ t1 and Δ t2, will be able to accurately measure time intervals Tx, eliminating 177。 realization of the entire scope of measurement accuracy, reduce the lowfrequency measurement error. 2 Frequency of achieving Frequency Measurement accuracy of such method. Can be simplified as shown in the diagram. Map CNT1 and CNT2 two controllable counter, standard frequency (f) signal from the CN F1 clock input cI K input, the signal measured after the plastic (f) CNT2 clock input cI K input. Each counter in the CEN input as enable end, used to control the counter count. When the gate signal is HIGH Preferences (Preferences start time). Signal measured by the rising edge of the D flipflop input, launched at the same time with two counts of juice。、 1 學(xué) 位 論 文 太原工業(yè)學(xué)院學(xué)位論文英文翻譯 作 者 姓 名： 學(xué)科、專業(yè) ： 通信工程 學(xué) 號(hào) ： 指 導(dǎo) 教 師： 完 成 日 期： 、 2 英文原文： Introduction of digital frequency meter Digital Frequency of munications equipment, audio and video, and other areas of scientific research and production of an indispensable instrument. Programming using Verilog HDL Design and Implementation of the digital frequency, in addition to the plastic part of the measured signal, and digital key for a part of the show, all in an FPGA chip to achieve. The entire system is very lean, flexible and have a modification of the scene. 1 And other precision measuring frequency Principle. Frequency measurement methods can be divided into two kinds: (1) direct measurement method, that is, at a certain time measurement gate measured pulse signal number.