【正文】 在簡(jiǎn)易數(shù)字頻率計(jì)的設(shè)計(jì)當(dāng)中，得到了電子通信工程系領(lǐng)導(dǎo)的關(guān)心和支持，特別是應(yīng)電教研室的董蘊(yùn)華老師，在畢業(yè)設(shè)計(jì)但中進(jìn)行了耐心的指導(dǎo)，并提出了合理化的建議，使畢業(yè)設(shè)計(jì)更加完善，衷心感謝我的指導(dǎo)教師董蘊(yùn)華，在她精心指導(dǎo)和耐心幫助下，本課題的研究工作才能順利的進(jìn)行，此外，她的言傳身教將使我終生受益。采用兩個(gè)同步測(cè)周期計(jì)數(shù)器進(jìn)行計(jì)數(shù)，并在FPGA中實(shí)現(xiàn)了系統(tǒng)集成，使設(shè)計(jì)更加靈活，可以在許多頻率測(cè)量的設(shè)計(jì)中取代門控計(jì)數(shù)器。 第5章 結(jié)束語在簡(jiǎn)易數(shù)字頻率計(jì)的設(shè)計(jì)當(dāng)中，基本完成了設(shè)計(jì)任務(wù)書中的基本要求。U9:REG32B PORT MAP(LOAD=SL,DIN=SD(31 DOWNTO 0),DOUT=S9)。U5:CNT10 PORT MAP(S4,SC,SE,SD(19 DOWNTO 16),S5)。U1:CNT10 PORT MAP(CLK=FSIN,CLR=SC,ENA=SE,CQ=SD(3 DOWNTO 0),CARRY_OUT=S1)。 SIGNAL SE,SC,SL:STD_LOGIC。 dout:in std_logic_vector(31 downto 0)。END COMPONENT。 CLR_CNT:OUT STD_LOGIC。 COMPONENT TESTCTL IS PORT(LOAD:IN STD_LOGIC。CARRY_OUT:OUT STD_LOGIC)。 ARCHITECTURE ART OF FREQ ISCOMPONENT CNT10 IS CLK:IN STD_LOGIC。 ENTITY FREQ ISend process。 when 1110=seg=01111001。 when 1010=seg=01110111。 when 0110=seg=01111101。 when 0010=seg=01011011。 when others=bcd=0000。 when 100=bcd=dout(19 downto 16)。 when 000=bcd=dout(3 downto 0)。case t is end if。t=t+39。else if clk39。beginsignal t:std_logic_vector(2 downto 0)。 seg:out std_logic_vector(7 downto 0))。 library ieee。END PROCESS。039。 039。 EVENT AND CLK= 39。ARCHITECTURE ART OF TESTCTL IS SIGNAL DIV2CLK: STD_LOGIC。LOAD:OUT STD_LOGIC)。 END PROCESS。 THEN DOUT=DIN。END ENTITY REG32B。 DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 139。END PROCESS。END IF。 ELSE CQI=0。 139。 139。 139。 PORT (CLK:IN STD_LOGIC。 當(dāng)D觸發(fā)器的輸入端START為高電平時(shí), 在FIN端來一個(gè)上升沿時(shí), Q端為高電平, 導(dǎo)通FINCLK1和FSDCLK2, 同時(shí)EEND被置為高電平。 N位LED顯示器因?yàn)楸驹O(shè)計(jì)用高精度恒誤差的頻率和周期測(cè)試方法, , 在標(biāo)準(zhǔn)頻率信號(hào)為50MHz的情況下, 根據(jù)上文討論的高精度恒誤差的頻率和周期測(cè)試方法相對(duì)誤差計(jì)算公式可以算出測(cè)量精度為: 1 / ( 50106 ) = 108即能夠顯示接近8位有效數(shù)字, 所以電路采用了8位LED顯示器. 。在本設(shè)計(jì)的系統(tǒng)中采用的是七段LED。電阻R5，R6為偏置，R7為負(fù)載電阻，信號(hào)通過電容C6耦合輸出60MHz的高頻信號(hào)。晶體震蕩器采用恒溫晶體震蕩器，穩(wěn)定度為: 107 / 24小時(shí)。 ③ 測(cè)量精度與預(yù)置門寬度和標(biāo)準(zhǔn)頻率有關(guān), 與被測(cè)信號(hào)的頻率無關(guān), 在預(yù)置門和常規(guī)測(cè)頻閘門時(shí)間相同而被測(cè)信號(hào)頻率不同的情況下, 等精度測(cè)量法的測(cè)量精度不變. 標(biāo)準(zhǔn)頻率誤差 標(biāo)準(zhǔn)頻率誤差為?fs / fs, 因?yàn)榫w的穩(wěn)定度很高, 標(biāo)準(zhǔn)頻率誤差可以進(jìn)行校準(zhǔn), 相對(duì)于量化誤差, 校準(zhǔn)后的標(biāo)準(zhǔn)頻率誤差可以忽略。當(dāng)預(yù)置門信號(hào)為低電平時(shí)，隨后而至的被測(cè)信號(hào)的上升沿將使兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。本方法立足于快速的寬位數(shù)高精度浮點(diǎn)數(shù)字運(yùn)算。 組合測(cè)頻法 是指在高頻時(shí)采用直接測(cè)量法，低頻時(shí)采用直接測(cè)量周期法測(cè)信號(hào)的周期，然后換算成頻率。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用VHDL對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，下載到具體的CPLD器件中去，從而實(shí)現(xiàn)可編程的專用集成電路（ASIC）的設(shè)計(jì)。EDA的仿真測(cè)試技術(shù)只需要通過計(jì)算機(jī)就能對(duì)所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)完成一系列準(zhǔn)確的測(cè)試與仿真操作，大大提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。使得硬件的設(shè)計(jì)可以如軟件設(shè)計(jì)一樣方便快捷，從而改變了傳統(tǒng)數(shù)字系統(tǒng)及用單片機(jī)構(gòu)成的數(shù)字系統(tǒng)的設(shè)計(jì)方法、設(shè)計(jì)過程及設(shè)計(jì)概念，使電子設(shè)計(jì)的技術(shù)操作和系統(tǒng)構(gòu)成在整體上發(fā)生了質(zhì)的飛躍。本文用VHDL在CPLD器件上實(shí)現(xiàn)一種8b數(shù)字頻率計(jì)測(cè)頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測(cè)信號(hào)的頻率，不僅能夠測(cè)量正弦波、方波和三角波等信號(hào)的頻率，而且還能對(duì)其他多種物理量進(jìn)行測(cè)量。隨著復(fù)雜可編程邏輯器件（CPLD）的廣泛應(yīng)用，以EDA工具作為開發(fā)手段，運(yùn)用VHDL語言，將使整個(gè)系統(tǒng)大大簡(jiǎn)化， 提高整體的性能和可靠性。關(guān)鍵詞 可編程邏輯器件 CPLD 等精度測(cè)量法 單片機(jī) VHDL 以AT89C51單片機(jī)作為系統(tǒng)的主控部件，完成電路的測(cè)試信號(hào)控制、數(shù)據(jù)運(yùn)算處理、鍵盤掃描和控制數(shù)碼管顯示。用VHDL語言編程，由CPLD(Complex Programmable Logic Device)完成各種時(shí)序控制及計(jì)數(shù)功能。 AbstactWith the adoption of the topdown design method and AT89C51 SCMC (Single Chip Mico Computer) as the master control ponent of the system,the circuit test signalcontrolling,data operation processing,keyboard scanning,and nixie tube display as well were pleted by the digital CPLD programmed by VHDL,realized various sequence control and count system is characterized by impact structure,high reliability,high precision,and wide frequencytestrange.采用VDHL編程設(shè)計(jì)實(shí)現(xiàn)的數(shù)字頻率計(jì)，除被測(cè)信號(hào)的整形部分、鍵輸入部分和數(shù)碼顯示部分以外，其余全部在一片F(xiàn)PGA芯片上實(shí)現(xiàn)，整個(gè)系統(tǒng)非常精簡(jiǎn)，而且具有靈活的現(xiàn)場(chǎng)可更改性。具有體積小、可靠性高、功耗低的特點(diǎn)。采用CPLD可編程器件，可利用計(jì)算機(jī)軟件的方式對(duì)目標(biāo)期進(jìn)行設(shè)計(jì)，而以硬件的形式實(shí)現(xiàn)。設(shè)計(jì)者的工作僅限于利用軟件方式，即利用硬件描述語言（如VHDL）來完成對(duì)系統(tǒng)硬件功能的描述。第1章 設(shè)計(jì)方案的選擇 根據(jù)頻率計(jì)的設(shè)計(jì)要求，電路系統(tǒng)可劃分為幾個(gè)基本模塊，： 波形整形電路 前置放大電路 頻率, 周期測(cè)量電路 標(biāo)準(zhǔn)頻率信號(hào)發(fā)生電路占空比測(cè)量 電路脈沖寬度測(cè)量電路脈沖信號(hào)處理電路 穩(wěn)壓電源 顯示電路 控制與數(shù)據(jù) 處理電路被測(cè)信號(hào)輸入 預(yù)置門控信號(hào)