【正文】 ）。圖（41）表示了個模塊的連接及連接是所用到的觸發(fā)器等。東北大學信息學院圖41整體結(jié)構(gòu)圖 各模塊設計方法 頂層模塊。它包含的功能是：通過元件例化連接各模塊；實現(xiàn)對鬧鐘控制位sp2的控制；實現(xiàn)鬧鐘的整點報時閃爍。輸入端：up全局加減選擇，控制預置時的加減setpin 設定選擇東北大學信息學院upclk 加減觸發(fā)f1000 時鐘輸入輸出端：a0~d1 八位數(shù)碼管控制引腳的輸出z整點報時輸出 其他模塊時分秒模塊時分秒模塊h_m_s是對時、分、秒正常計時（set=0 or 1 or 12）和預置時分秒（set=5 or 6 or 7）的實現(xiàn)。分和秒由兩個六十進制實現(xiàn)，時由24進制實現(xiàn)。當時間達到23時59分59秒時，時分秒全部歸零，進位位ov由零變?yōu)?，通過管腳連接到date模塊的時鐘計數(shù)信號clk0，開啟date模塊。日的模塊日的模塊date實現(xiàn)日子進行正常計時（set=0 or 1 or 12）和預置（set=4）。由于每月的天數(shù)與月份、年份有關(guān)，故需判斷年月。(1)(2)(3)當12月時，每月31天，使用31進制。當11月時，每月30天，使用30進制。當2月時，分閏年和平年。閏年29天，平年28天。閏年和平年的判斷方法是：由于通過年月模塊傳輸?shù)哪攴轂閮晌籅CD碼。若高位信號為“xxx0”且低位信號為“xx00”或高位信號為“xxx1”且低位信號為“xx10”，則可判定為閏年，否則為平年。以上各月，當日期至月底時返回1，進位位ov變?yōu)?通過管腳連接年月模塊的時鐘計數(shù)信號clk0，開啟年月模塊。年月模塊年月模塊year_mon實現(xiàn)年月正常計時（set=0 or 1 or 12）和年、月的預置（set=2 or 3）。月為12進制，當達到12時變回為1，同時使年份進1。由兩位BCD碼表示年份，故可以表示100年之年的所有年，為100進制。東北大學信息學院圖42 year_mon和date模塊的電路連接圖星期模塊星期模塊week的功能是實現(xiàn)對星期的計時（set=0 or 1 or 12）和預置（set=8）。為七進制。圖43 week模塊的RTL鬧鐘模塊東北大學信息學院鬧鐘模塊alarm是對鬧鐘時和分的預置（set=10 or 11）。時為24進制，分為60進制。圖43 alarm模塊的RTL另外，在頂層模塊timekeeper，當鬧鐘預置時間與計時時間相同時（僅時、分），鬧鐘響鈴，當不對其進行任何操作時，響鈴維持1分鐘。響鈴模塊響鈴模塊alarm是對鬧鐘響鈴的控制。其中主要包含：Enable：當enable=1時，鬧鐘可以工作。Sp2 ：當頂層模塊鬧鐘時間與計時相等時，sp2=1，響鈴開啟。Stop ：鬧鐘停止并不再響鈴。Pass ：鬧鐘停止但三分鐘后再響，循環(huán)5次。Sp ：響鈴輸出。Sp=1時響鈴，sp=0時不響。本模塊主要使用的方法是狀態(tài)機。相應狀態(tài)轉(zhuǎn)換圖如下：東北大學信息學院圖 44 響鈴模塊狀態(tài)轉(zhuǎn)換圖在狀態(tài)t_pass時，使用計數(shù)的方法實現(xiàn)對3分鐘，5次循環(huán)的計數(shù)。圖 45 計數(shù)的流程圖東北大學信息學院圖46 speak模塊的RTL分頻模塊分頻模塊fenpin使輸入為1KHZ時鐘信號時，接入電路經(jīng)分頻后仍能按1HZ即1s計數(shù)。圖47 fenpin模塊的RTL顯示模塊顯示模塊led即七段數(shù)碼管的顯示電路。東北大學信息學院圖48 led模塊的RTL 程序包模塊程序模塊是對各模塊所用到的函數(shù)的定義，通過程序包package定義時、日、月、年等的增減函數(shù)（procedure），并用程序包體package body具體說明函數(shù)的內(nèi)容。，使程序書寫更加方便簡潔。仿真與分析 仿真結(jié)果h_m_s模塊東北大學信息學院表示當up=1時，時鐘時（set=5）、分（set=6）、秒（set=7）從0開始加。圖 51date模塊以下為對應月份截圖。另外，當日期由最末變?yōu)?時，ov進1以控制year_mon模塊。（1）大月：每月31天。圖521（2）小月：每月30天。圖522（3）平年2月：每月28天。東北大學信息學院圖523（3）閏年2月：每月29天。圖524year_mon模塊圖53week模塊前半部分up=1，為加，1~7，后半部分up=0，為減，6~1圖54alarm模塊下圖反映對鬧鐘時（set=10）、分（set=11）的預置，up=1為加。圖 55speak模塊（1）按下pass由下圖可見，當時間相同sp為高電平；按下pass后sp變?yōu)榈碗娖?，三分鐘東北大學信息學院后sp又為高電平。圖561（2）按下stop由下圖可見，當時間相同時sp為高電平，按下stop后sp變?yōu)榈碗娖?。圖 562 仿真分析各模塊仿真均可實現(xiàn)，且波形顯示可以實現(xiàn)預想的功能。課程設計總結(jié)通過這次的課程設計，我又一次系統(tǒng)的復習了VHDL語言，通過實踐對VHDL語言和EDA技術(shù)有了更具現(xiàn)實性應用性的了解，并熟練了相關(guān)軟件的使用方法。此次課程設計的內(nèi)容是數(shù)字鐘，我學會了如何利用元件例化將各個模塊結(jié)合起來，而不是一味的想起一個功能設計一個功能，而是有一個總體的自上而下的設計，建立基本的設計框圖（如圖 31），再進行具體的設計。在程序調(diào)試的過程中，出現(xiàn)了很多的問題。我發(fā)現(xiàn)往往是一行出現(xiàn)了錯誤導致了接下來一系列錯誤的出現(xiàn)。還有在仿真中出現(xiàn)錯誤的紅線，并出現(xiàn)了‘U’字符，全都是未設置初值所致。而在設置初值時仍然出現(xiàn)了問題。最開始我想定義一個clr信號，當clr為高電平時各功能清零，但是在實際仿真時，由于常常要看在月末或類似23時59分59秒這樣的時刻是否有進位信號進為高電平，從零開始顯然讓仿真變的十東北大學信息學院分麻煩，如果可以直接賦初值到接近進位的時刻就會讓仿真變得簡便。即使用信號賦初值的方法對信號進行賦初值，既解決錯誤又利于仿真。在最后對頂層仿真時出現(xiàn)了很多的問題，最后發(fā)現(xiàn)都是未對應的問題。當然，我的設計還有很多不足的地方。比如有一處的競爭冒險產(chǎn)生的毛刺沒有解決。最開始是將speak模塊控制信號sp2的相關(guān)程序?qū)懺诹薬larm模塊，仿真時發(fā)現(xiàn)在一處出現(xiàn)了毛刺，在對鬧鐘進行預置時分時的第一個時間都未足一個時鐘周期（如圖 55）。后來我想是否因為alarm模塊有兩個process進程，就將sp2的相關(guān)程序挪到了頂層模塊，但是最后還是沒有實現(xiàn)。咨詢了一下同學們，他們都說這沒有問題，不需要解決，所以就沒有解決這個問題。此次課程設計我學到了很多，但是我覺得應該放在剛剛考完EDA之后，那時候?qū)χ皇怯浀帽容^清楚，不像在這次設計時很多知識都想不起來了。其他的對我?guī)椭己艽?。參考文獻 李景華，：東北大學出版社，2000 2 ：電子工業(yè)出版社，1996 3 可編程邏輯器件與數(shù)字系統(tǒng)設計[M].北京航天航空大學出版社,1999 4 劉真,[M ]北京:高等教育出版社,2002 5 [M].北京:清華大學出版社,1997