【正文】 ）。圖（41）表示了個(gè)模塊的連接及連接是所用到的觸發(fā)器等。東北大學(xué)信息學(xué)院圖41整體結(jié)構(gòu)圖 各模塊設(shè)計(jì)方法 頂層模塊。它包含的功能是：通過元件例化連接各模塊；實(shí)現(xiàn)對鬧鐘控制位sp2的控制；實(shí)現(xiàn)鬧鐘的整點(diǎn)報(bào)時(shí)閃爍。輸入端：up全局加減選擇，控制預(yù)置時(shí)的加減setpin 設(shè)定選擇東北大學(xué)信息學(xué)院upclk 加減觸發(fā)f1000 時(shí)鐘輸入輸出端：a0~d1 八位數(shù)碼管控制引腳的輸出z整點(diǎn)報(bào)時(shí)輸出 其他模塊時(shí)分秒模塊時(shí)分秒模塊h_m_s是對時(shí)、分、秒正常計(jì)時(shí)（set=0 or 1 or 12）和預(yù)置時(shí)分秒（set=5 or 6 or 7）的實(shí)現(xiàn)。分和秒由兩個(gè)六十進(jìn)制實(shí)現(xiàn)，時(shí)由24進(jìn)制實(shí)現(xiàn)。當(dāng)時(shí)間達(dá)到23時(shí)59分59秒時(shí)，時(shí)分秒全部歸零，進(jìn)位位ov由零變?yōu)?，通過管腳連接到date模塊的時(shí)鐘計(jì)數(shù)信號clk0，開啟date模塊。日的模塊日的模塊date實(shí)現(xiàn)日子進(jìn)行正常計(jì)時(shí)（set=0 or 1 or 12）和預(yù)置（set=4）。由于每月的天數(shù)與月份、年份有關(guān)，故需判斷年月。(1)(2)(3)當(dāng)12月時(shí)，每月31天，使用31進(jìn)制。當(dāng)11月時(shí)，每月30天，使用30進(jìn)制。當(dāng)2月時(shí)，分閏年和平年。閏年29天，平年28天。閏年和平年的判斷方法是：由于通過年月模塊傳輸?shù)哪攴轂閮晌籅CD碼。若高位信號為“xxx0”且低位信號為“xx00”或高位信號為“xxx1”且低位信號為“xx10”，則可判定為閏年，否則為平年。以上各月，當(dāng)日期至月底時(shí)返回1，進(jìn)位位ov變?yōu)?通過管腳連接年月模塊的時(shí)鐘計(jì)數(shù)信號clk0，開啟年月模塊。年月模塊年月模塊year_mon實(shí)現(xiàn)年月正常計(jì)時(shí)（set=0 or 1 or 12）和年、月的預(yù)置（set=2 or 3）。月為12進(jìn)制，當(dāng)達(dá)到12時(shí)變回為1，同時(shí)使年份進(jìn)1。由兩位BCD碼表示年份，故可以表示100年之年的所有年，為100進(jìn)制。東北大學(xué)信息學(xué)院圖42 year_mon和date模塊的電路連接圖星期模塊星期模塊week的功能是實(shí)現(xiàn)對星期的計(jì)時(shí)（set=0 or 1 or 12）和預(yù)置（set=8）。為七進(jìn)制。圖43 week模塊的RTL鬧鐘模塊東北大學(xué)信息學(xué)院鬧鐘模塊alarm是對鬧鐘時(shí)和分的預(yù)置（set=10 or 11）。時(shí)為24進(jìn)制，分為60進(jìn)制。圖43 alarm模塊的RTL另外，在頂層模塊timekeeper，當(dāng)鬧鐘預(yù)置時(shí)間與計(jì)時(shí)時(shí)間相同時(shí)（僅時(shí)、分），鬧鐘響鈴，當(dāng)不對其進(jìn)行任何操作時(shí)，響鈴維持1分鐘。響鈴模塊響鈴模塊alarm是對鬧鐘響鈴的控制。其中主要包含：Enable：當(dāng)enable=1時(shí)，鬧鐘可以工作。Sp2 ：當(dāng)頂層模塊鬧鐘時(shí)間與計(jì)時(shí)相等時(shí)，sp2=1，響鈴開啟。Stop ：鬧鐘停止并不再響鈴。Pass ：鬧鐘停止但三分鐘后再響，循環(huán)5次。Sp ：響鈴輸出。Sp=1時(shí)響鈴，sp=0時(shí)不響。本模塊主要使用的方法是狀態(tài)機(jī)。相應(yīng)狀態(tài)轉(zhuǎn)換圖如下：東北大學(xué)信息學(xué)院圖 44 響鈴模塊狀態(tài)轉(zhuǎn)換圖在狀態(tài)t_pass時(shí)，使用計(jì)數(shù)的方法實(shí)現(xiàn)對3分鐘，5次循環(huán)的計(jì)數(shù)。圖 45 計(jì)數(shù)的流程圖東北大學(xué)信息學(xué)院圖46 speak模塊的RTL分頻模塊分頻模塊fenpin使輸入為1KHZ時(shí)鐘信號時(shí)，接入電路經(jīng)分頻后仍能按1HZ即1s計(jì)數(shù)。圖47 fenpin模塊的RTL顯示模塊顯示模塊led即七段數(shù)碼管的顯示電路。東北大學(xué)信息學(xué)院圖48 led模塊的RTL 程序包模塊程序模塊是對各模塊所用到的函數(shù)的定義，通過程序包package定義時(shí)、日、月、年等的增減函數(shù)（procedure），并用程序包體package body具體說明函數(shù)的內(nèi)容。，使程序書寫更加方便簡潔。仿真與分析 仿真結(jié)果h_m_s模塊東北大學(xué)信息學(xué)院表示當(dāng)up=1時(shí)，時(shí)鐘時(shí)（set=5）、分（set=6）、秒（set=7）從0開始加。圖 51date模塊以下為對應(yīng)月份截圖。另外，當(dāng)日期由最末變?yōu)?時(shí)，ov進(jìn)1以控制year_mon模塊。（1）大月：每月31天。圖521（2）小月：每月30天。圖522（3）平年2月：每月28天。東北大學(xué)信息學(xué)院圖523（3）閏年2月：每月29天。圖524year_mon模塊圖53week模塊前半部分up=1，為加，1~7，后半部分up=0，為減，6~1圖54alarm模塊下圖反映對鬧鐘時(shí)（set=10）、分（set=11）的預(yù)置，up=1為加。圖 55speak模塊（1）按下pass由下圖可見，當(dāng)時(shí)間相同sp為高電平；按下pass后sp變?yōu)榈碗娖?，三分鐘東北大學(xué)信息學(xué)院后sp又為高電平。圖561（2）按下stop由下圖可見，當(dāng)時(shí)間相同時(shí)sp為高電平，按下stop后sp變?yōu)榈碗娖?。圖 562 仿真分析各模塊仿真均可實(shí)現(xiàn)，且波形顯示可以實(shí)現(xiàn)預(yù)想的功能。課程設(shè)計(jì)總結(jié)通過這次的課程設(shè)計(jì)，我又一次系統(tǒng)的復(fù)習(xí)了VHDL語言，通過實(shí)踐對VHDL語言和EDA技術(shù)有了更具現(xiàn)實(shí)性應(yīng)用性的了解，并熟練了相關(guān)軟件的使用方法。此次課程設(shè)計(jì)的內(nèi)容是數(shù)字鐘，我學(xué)會了如何利用元件例化將各個(gè)模塊結(jié)合起來，而不是一味的想起一個(gè)功能設(shè)計(jì)一個(gè)功能，而是有一個(gè)總體的自上而下的設(shè)計(jì)，建立基本的設(shè)計(jì)框圖（如圖 31），再進(jìn)行具體的設(shè)計(jì)。在程序調(diào)試的過程中，出現(xiàn)了很多的問題。我發(fā)現(xiàn)往往是一行出現(xiàn)了錯(cuò)誤導(dǎo)致了接下來一系列錯(cuò)誤的出現(xiàn)。還有在仿真中出現(xiàn)錯(cuò)誤的紅線，并出現(xiàn)了‘U’字符，全都是未設(shè)置初值所致。而在設(shè)置初值時(shí)仍然出現(xiàn)了問題。最開始我想定義一個(gè)clr信號，當(dāng)clr為高電平時(shí)各功能清零，但是在實(shí)際仿真時(shí)，由于常常要看在月末或類似23時(shí)59分59秒這樣的時(shí)刻是否有進(jìn)位信號進(jìn)為高電平，從零開始顯然讓仿真變的十東北大學(xué)信息學(xué)院分麻煩，如果可以直接賦初值到接近進(jìn)位的時(shí)刻就會讓仿真變得簡便。即使用信號賦初值的方法對信號進(jìn)行賦初值，既解決錯(cuò)誤又利于仿真。在最后對頂層仿真時(shí)出現(xiàn)了很多的問題，最后發(fā)現(xiàn)都是未對應(yīng)的問題。當(dāng)然，我的設(shè)計(jì)還有很多不足的地方。比如有一處的競爭冒險(xiǎn)產(chǎn)生的毛刺沒有解決。最開始是將speak模塊控制信號sp2的相關(guān)程序?qū)懺诹薬larm模塊，仿真時(shí)發(fā)現(xiàn)在一處出現(xiàn)了毛刺，在對鬧鐘進(jìn)行預(yù)置時(shí)分時(shí)的第一個(gè)時(shí)間都未足一個(gè)時(shí)鐘周期（如圖 55）。后來我想是否因?yàn)閍larm模塊有兩個(gè)process進(jìn)程，就將sp2的相關(guān)程序挪到了頂層模塊，但是最后還是沒有實(shí)現(xiàn)。咨詢了一下同學(xué)們，他們都說這沒有問題，不需要解決，所以就沒有解決這個(gè)問題。此次課程設(shè)計(jì)我學(xué)到了很多，但是我覺得應(yīng)該放在剛剛考完EDA之后，那時(shí)候?qū)χ皇怯浀帽容^清楚，不像在這次設(shè)計(jì)時(shí)很多知識都想不起來了。其他的對我?guī)椭己艽?。參考文獻(xiàn) 李景華，：東北大學(xué)出版社，2000 2 ：電子工業(yè)出版社，1996 3 可編程邏輯器件與數(shù)字系統(tǒng)設(shè)計(jì)[M].北京航天航空大學(xué)出版社,1999 4 劉真,[M ]北京:高等教育出版社,2002 5 [M].北京:清華大學(xué)出版社,1997