【導(dǎo)讀】主要研究基于VHDL的Led點(diǎn)陣漢字滾動(dòng)顯示。首先描述了基于現(xiàn)場可編。通過編程、調(diào)試、仿真、下載正確地實(shí)現(xiàn)了漢字滾動(dòng)顯示掃描結(jié)果，其硬件系統(tǒng)的實(shí)驗(yàn)驗(yàn)證也獲得了與軟件模擬仿真結(jié)論相吻合的結(jié)果。

　　

【正文】 需求量往往不大 ,NRE 費(fèi)用分?jǐn)偟矫總€(gè)產(chǎn)品上價(jià)太高 , 用戶無法接受。而對(duì)于可編程器件 PLD (Programmable Logic Device) 正是可以解決上述問題的新型 ASIC, PLD 以其操作靈活、使用方便、開發(fā)迅速、投資風(fēng)險(xiǎn)小等突出優(yōu)點(diǎn) , 特別適合于產(chǎn)品開發(fā)初期、科研樣品研制或小批量的產(chǎn)品 . FPGA 是一種新型的 PLD, 其除了具有 PLD 的優(yōu)點(diǎn)外 , 其規(guī)模比一般的 PLD 的規(guī)模大。目前 ,Xilinx 推出的 XC4025 可以達(dá)到 25000 門的規(guī)模 ,Altera 公 司的 FLEX10K100 系列芯片可達(dá)到十萬門的規(guī)模 ,完全可以滿足用戶的一般設(shè)計(jì)需要。 FPGA 的主要特點(diǎn)是 : 寄存器數(shù)目多 , 采用查找表計(jì)數(shù) ,適合時(shí)序邏輯設(shè)計(jì)。 但是互連復(fù)雜 , 由于互連采用開關(guān)矩陣 ,因而使得延時(shí)估計(jì)往往不十分準(zhǔn)確。 FPGA 也有其自身的局限性 , 其一就是器件規(guī)模的限制 ,其二就是單元延遲比較大。 所以 , 在設(shè)計(jì)者選定某一 FPGA 器件后 , 要求設(shè)計(jì)者對(duì)器件的結(jié)構(gòu)、性能作深入的了解 , 在體系結(jié)構(gòu)設(shè)計(jì)時(shí) , 就必須考慮到器件本身的結(jié)構(gòu)及性能 , 盡可能使設(shè)計(jì)的結(jié)構(gòu)滿足器件本身的要求 . 這樣就增加 了設(shè)計(jì)的難度。 離開對(duì) FPGA 結(jié)構(gòu)的詳細(xì)了解 , 設(shè)計(jì)人員就不可能優(yōu)化設(shè)計(jì)。因而設(shè)計(jì)人員必須了解 FPGA 器件的特性和限制 , 熟悉 FPGA 的結(jié)構(gòu)。 在了解 FPGA 結(jié)構(gòu)特點(diǎn)的基礎(chǔ)上 , 就可以利用 VHDL 語言描寫出高效的電路描述實(shí)現(xiàn)性能優(yōu)化的電路。 開發(fā)環(huán)境介紹 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、 VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有 的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具。 淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計(jì)論文 20 此外， Quartus II 通過和 DSP Builder 工具與 Matl ab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。 調(diào)試與仿真 創(chuàng)建工程 在 Quartus II 中新建一個(gè) VHDL File 文件，將 VHDL 代碼輸入這個(gè)文件，并保存到工作目錄，名為 。利用 new preject wizard 工具創(chuàng)建一個(gè)工程，工程名為 yz_ok, 頂層文件實(shí)體名為 yz_ok，并將上面創(chuàng)建的 文件加入到工程中。 編譯前設(shè)置 （ 1）選擇目標(biāo)芯片。用 assignmemts?settings 命令，彈出 settings 對(duì)話 框，選擇目標(biāo)芯片為 EP2C35F672C8。 圖 51 選擇目標(biāo)器件 第五章 基于 FPGA 的 LED 點(diǎn)陣 21 （ 2）選擇工作方式，編程方式，及閑置引腳狀態(tài)單擊上圖中的 deviceamp。pin options 按鈕，彈出 deviceamp。pin options 窗口。在 General 項(xiàng)中選中 autorestart configuration after error, 使對(duì) FPGA 的配置失敗后能自動(dòng)重新配置，并加入 JTAG 用戶編碼。 圖 52 選擇工作方式 淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計(jì)論文 22 在 configuration 項(xiàng)中，其下方的 Generate pressed bitstreams 處打勾，這樣就能產(chǎn)生用于 EPCS 的 POF 壓縮配置文件。 在 Configuration 選項(xiàng)頁，選擇配置器件為 EPCS1，其配置模式選擇為 active serial。 圖 53 選擇編程方式 第五章 基于 FPGA 的 LED 點(diǎn)陣 23 在 Unused pins 項(xiàng)，將目標(biāo)器件閑置引腳狀態(tài)設(shè)置高阻態(tài)，即選擇 As input,tristated。 圖 54 設(shè)置閑置引腳狀態(tài) 全程編譯 設(shè)置好前面的內(nèi)容之后，就可以進(jìn)行編譯了。選擇 Processing 菜單中 start pilation，在窗口的下方 processing 欄中顯示編譯信息。 淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計(jì)論文 24 圖 55 全程編譯 完成后在工程管理窗口左是角顯示了工程 yz_ok 的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)。此欄的右邊是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時(shí)序分析等。 時(shí)序仿真 （ 1）新建一個(gè)矢量波形文件，同時(shí)打開波形編輯器。設(shè)置仿真時(shí)間為 50us, 保存波形文件為 。 （ 2）將工程 yzok 的端口信號(hào)名選入波形編輯器中，所選的端口 clk,enable及總線 h0 和 h8。設(shè)置 clk 的時(shí)鐘周期為 2us 占空比為 50%。 第五章 基于 FPGA 的 LED 點(diǎn)陣 25 圖 56 選擇仿真控制 仿真器參數(shù)設(shè)置。選擇菜單 Assignment 中的 Settings，在 Settings 窗口下 選擇 Simulator，在右側(cè)的 simulation mode 項(xiàng)下選擇 timing，即選擇時(shí)序仿真， 并選擇仿真激勵(lì)文件名 。選擇 simulation options 欄，確認(rèn)選定 simulation coverage reporti ng。 毛刺檢測 Glitch detection 為 1ns 寬度 。 選中 Run simulation until all vector stimuli 全程仿真。 現(xiàn)在所有設(shè)置進(jìn)行完畢，在菜單 processing 項(xiàng)下選擇 start simulation，直到出現(xiàn) simulation was successful，仿真結(jié)束 。仿真文件 simulation report 通常會(huì)自動(dòng)彈出，否則選擇 processing?simulation report 。 淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計(jì)論文 26 圖 57 仿真波形輸出 本章小結(jié) 本章主要講述了 FPGA 設(shè)計(jì)的特點(diǎn)、開發(fā)環(huán)境 Quartus II 的介紹以及調(diào)試與仿真的具體步驟 。 第六章 總結(jié)與展望 27 第六章 總結(jié)與展望 總結(jié) 通過對(duì)數(shù)字集成電路課程設(shè)計(jì)的學(xué)習(xí)，我對(duì) VHDL 語言有了更加深刻的認(rèn)識(shí)。 VHDL 是超高速集成電路的硬件描述語言，它能夠描述硬件的結(jié)構(gòu)、行為與功能。另外， VHDL 具有并發(fā)性，采用自上而下的結(jié)構(gòu)式設(shè)計(jì)方法，適合大型設(shè)計(jì)工程的分工合作。在編寫程序的時(shí)候，我才發(fā)現(xiàn)能看懂程序和能自 己寫程序是兩個(gè)完全不同的概念，自己一開始寫程序時(shí)，即便是一個(gè)很簡單的功能模塊，在編譯時(shí)也可能產(chǎn)生很多錯(cuò)誤，在不斷的改錯(cuò)過程中，自己對(duì) VHDL 語言的語法結(jié)構(gòu)有了深刻的理解，對(duì)編譯過程中常見的錯(cuò)誤也有了全面的認(rèn)識(shí)。通過這十三周的課程設(shè)計(jì)，我在熟悉了基于 FPGA 設(shè)計(jì)的同時(shí)，也學(xué)到了很多在學(xué)習(xí)課本知識(shí)時(shí)所體會(huì)不到的東西。 完成此次設(shè)計(jì)后，我不僅能對(duì) Quartus II 開發(fā)仿真軟件熟練操作，能達(dá)到學(xué)以致用，同時(shí)還掌握了矩陣鍵盤和 16 16 點(diǎn)陣的工作原理。經(jīng)過這一過程，我發(fā)現(xiàn)平常的學(xué)習(xí)在注重理論知識(shí)的掌握同時(shí)，要加強(qiáng) 實(shí)驗(yàn)環(huán)節(jié)，只有通過不斷地實(shí)踐，我們才能把知識(shí)掌握的更牢固，理解的更透徹。 展望 通過該系統(tǒng)的研究與設(shè)計(jì)，不僅使我的專業(yè)理論和實(shí)踐得到了很好的結(jié)合，也鍛煉了我在遇到難題時(shí)獨(dú)立思考和解決問題的能力。由于本人項(xiàng)目實(shí)際開發(fā)經(jīng)驗(yàn)仍然不足，加上設(shè)計(jì)開發(fā)時(shí)間有限等原因，該系統(tǒng)還有一些不足之處。還需要做的后續(xù)研發(fā)和完善工作有： （ 1）對(duì)于通信中由于環(huán)境干擾或人為因素造成的數(shù)據(jù)傳輸出錯(cuò)等問題需要考慮到，并給出有效的解決方法。這些問題的解決需要從硬件抗干擾、軟件抗干擾以及錯(cuò)誤處理等方面來進(jìn)行。 （ 2）雖然目前大屏幕單色 LED 顯示屏已經(jīng)開始在各大公共場合使用，但是彩色 LED 顯示屏由于其良好的畫面感將成為公共場合信息發(fā)布的重要媒介，因此在社會(huì)生產(chǎn)、生活各領(lǐng)域中人們對(duì)彩色 LED 顯示屏將會(huì)有很大的需求。 （ 3）本文所完成的硬件系統(tǒng)是一個(gè)基本系統(tǒng)，設(shè)計(jì)的顯示屏僅為 16x16 點(diǎn)陣，如果加大顯示屏的面積，例如 40x128，則驅(qū)動(dòng)必須加強(qiáng)，必須選擇更大功率的驅(qū)動(dòng)電路。另外，本系統(tǒng)也只提供了 LED 點(diǎn)陣顯示屏的基本功能。以后還可以考慮加入其他功能，如加入溫度顯示 (DBl820)，加入監(jiān)控單元的設(shè)計(jì)等?；窗残畔⒙殬I(yè)技術(shù)學(xué)院畢業(yè)設(shè)計(jì)論文 28 致 謝 29 致 謝 在論文完成之際，我首先 向關(guān)心幫助和指導(dǎo)我的指導(dǎo)老師許金星表示衷心的感謝并致以崇高的敬意！。 在論文工作中，遇到了很多的困難，一直得到許金星老師的親切關(guān)懷和悉心指導(dǎo)，使我懂得了理論與實(shí)踐結(jié)合的重要性。許金星老師以其淵博的學(xué)識(shí)、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、求實(shí)的工作作風(fēng)和他敏捷的思維給我留下了深刻的印象，我將終生難忘許金星老師的諄諄教誨。再一次向他表示衷心的感謝，感謝他為學(xué)生營造的濃郁學(xué)術(shù)氛圍，以及學(xué)習(xí)、生活上的無私幫助 ! 值此論文完成之際，謹(jǐn)向許金星老師致以最崇高的謝意 ! 在學(xué)校的學(xué)習(xí)生活即將結(jié)束，回顧兩年多來的學(xué)習(xí)經(jīng)歷，面對(duì)現(xiàn)在的收獲，我感 到無限欣慰。為此，我向熱心幫助過我的所有老師和同學(xué)表示由衷的感謝 ! 特別感謝我的師兄以及師姐對(duì)我的學(xué)習(xí)和生活所提供的大力支持和關(guān)心 !還要感謝一直關(guān)心幫助我成長的室友！ 在我即將完成學(xué)業(yè)之際，我深深地感謝我的家人給予我的全力支持！ 最后，衷心地感謝在百忙之中評(píng)閱論文和參加答辯的各位老師、教授 ! 淮安信息職 業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計(jì)論文 30 參考文獻(xiàn) 31 參考文獻(xiàn) .綜合電子設(shè)計(jì)與實(shí)踐 .清華大學(xué)出版社，第 2 版 .20xx 年 9 月 。 .EDA 實(shí)用技術(shù)及應(yīng)用 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