【導(dǎo)讀】術(shù)等領(lǐng)域的必不可少的參量。時間-數(shù)字轉(zhuǎn)換器作為時間測量技術(shù)的核心，在諸。多領(lǐng)域都有廣泛的應(yīng)用。實現(xiàn)時間-數(shù)字轉(zhuǎn)換電路的方法有許多種，如計數(shù)器法、電流積分法、門延遲法以及FPGA法等。量單元，最終基于FPGA實現(xiàn)TDC系統(tǒng)。設(shè)計借助了VerilogHDL語言對FPGA. 30min，分辨率達(dá)1ns的大范圍、高分辨率TDC系統(tǒng)的設(shè)計。本系統(tǒng)可移植性強，

　　

【正文】 連線模塊來實現(xiàn)。 D 觸發(fā)器 的 工作原理進(jìn) 如下文所述 。 第四章 時間 數(shù)字轉(zhuǎn)換系統(tǒng)的軟件設(shè)計 21 amp。 amp。 amp。 amp。 C D G3 G1 G4 G2 Q Q R D S D 圖 45 門延遲細(xì)時間間隔測量 （ 2） D 觸發(fā)器工作原理 D 觸發(fā)器電路圖如圖 46 所示，一共有四個與非門 G G G3 和 G4 組成，其中門 G1 和 G2 構(gòu)成基本觸發(fā)器，門 G3 和 G4 構(gòu)成觸發(fā)引導(dǎo)電路。 D 觸發(fā)器共有兩輸入 C 和 D。當(dāng) C=1 時， S D=D， R D=D，觸發(fā)器狀態(tài)將發(fā)生轉(zhuǎn)移。 圖 46 D 觸發(fā)器 D 觸發(fā)器狀態(tài)轉(zhuǎn)移圖如圖 47 所示， D 觸發(fā)器的下一個狀態(tài)始終和 D 輸入一致，因此 D 觸發(fā)器又叫做鎖存器或者延遲觸發(fā)器。由于 D 觸發(fā)器是在 C 正跳沿前接受輸入信號，正跳沿時觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖 ,三步都是在正跳D Q C D Q C D Q C D Q C CLK stop 數(shù)據(jù)計算 第四章 時間 數(shù)字轉(zhuǎn)換系統(tǒng)的軟件設(shè)計 22 沿后完成，所以又有邊沿觸發(fā)器之稱。與主從觸發(fā)器相比 ,同工藝的邊沿觸發(fā)器有更強的抗干擾能力和更高的工作速度。 圖 47 D 觸發(fā)器狀態(tài)轉(zhuǎn)移圖 數(shù)據(jù)計算模塊原理 從上文論述中可以看到，每個鎖存器都表示一個數(shù)據(jù)，數(shù)據(jù)的大小與鎖存器的級數(shù)相對應(yīng)。表 3 畫出了輸出值與鎖存器位數(shù)值的對應(yīng)表。 根據(jù)對應(yīng)列表，可以得出細(xì)計數(shù)所測量到的的時間 T? ，由于 T? =20ns t? 所以公式： T=（ n+1） ? 20 （ 20 t? ） （ ns）可寫成 T=（ n+1） ? 20 T? （ ns）。數(shù)據(jù)計算模塊將完成粗細(xì)時間相加的計算功能。 表 3 鎖存器狀態(tài)與時間值對應(yīng)表 各級鎖存器對應(yīng)值 時間間隔 10000000000000000000 1ns 01000000000000000000 2ns 00100000000000000000 3ns ...... ...... 00000000000000000010 19ns 00000000000000000001 20ns 串口輸出模塊設(shè)計 串行通信是指外部設(shè)備和計算機之間使用一根數(shù)據(jù)線進(jìn)行數(shù)據(jù)傳輸?shù)姆绞?，通過串行輸出， TDC 能將所測得的高分辨率時間間隔信息輸出給其他設(shè)備或用戶。串口輸出模塊設(shè)計框圖如圖 48 所示。 0 1 D=0 D=1 D=0 D=1 第四章 時間 數(shù)字轉(zhuǎn)換系統(tǒng)的軟件設(shè)計 23 圖 48 串口通信結(jié)構(gòu)圖 (1)波特率發(fā)生器 波特率表示的是每秒鐘傳送的二進(jìn)制數(shù)據(jù)的位數(shù)，即單位時間內(nèi)傳送的信息量。由于串行數(shù)據(jù)幀與接收數(shù)據(jù)時鐘是異步的，所以存 UART 的接收端在什么時刻將數(shù)據(jù)移入寄存器，怎樣選擇可靠的采樣點是非常關(guān)鍵的。設(shè)計中一般采用高速時鐘對串行數(shù)據(jù)采樣。在實際設(shè)計中，一般最大選擇 16 倍于波特率的時鐘頻率。實現(xiàn)波特率時鐘的基本思路就是設(shè)計一個計數(shù)器，該計數(shù)器工作在速度很高的系統(tǒng)時鐘下，通過總線寫入不同的數(shù)值到波特率發(fā)生器保持寄存器中，然后用計數(shù)器的方式生成所需要的各種波特率就能得到所需的波特率時鐘。 （ 2）發(fā)送模塊 發(fā)送模塊將要發(fā)送的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)，并且在輸出的串行數(shù)據(jù)流中加入起始位和停止位。發(fā)送器首先將要發(fā)送的 8 位數(shù)據(jù)寄存，并在最低位后添加起始位 ?0?，在最高位前添加停止位 ?l?，組成 10 位要發(fā)送的數(shù)據(jù)，然后根據(jù)UART 內(nèi)核模塊的計數(shù)值將相應(yīng)的數(shù)據(jù)送入移位寄存器輸入端 。 UART 內(nèi)核模塊輸出的計數(shù)值是從 0 依次計到 9，即先將要發(fā)送數(shù)據(jù)的最低位送入移位寄存器。 在本設(shè)計中，只需將測試結(jié)果傳輸給計算機，固只需設(shè)計發(fā)送模塊。串口數(shù)據(jù)發(fā)送代碼見附錄 3。 接收模塊 發(fā)送模塊 波特率發(fā)生器 數(shù)據(jù) 第五章 系統(tǒng)測試 24 第五章 系統(tǒng)測試 邊緣檢測仿真 根據(jù)邊緣仿真代碼，編譯后通過仿真器仿真，得到如圖 51 所示的結(jié)果。人工啟動時產(chǎn)生的脈沖寬度非常大，在本測試中接近 25 個時鐘周期。如圖 51，系統(tǒng)同時給出了上升沿檢測及下降沿檢測的結(jié)果。 圖 51 邊緣檢測仿真圖 計數(shù)器仿真 將所編寫的 40 位計數(shù)器碼編譯后，通過仿真得到如圖 52 所示的仿真圖。從仿真圖 52 可以看出，當(dāng) start 脈沖上升沿到達(dá)時，計數(shù)器開始對脈沖計數(shù)；當(dāng)stop 脈沖到達(dá)時，計數(shù)停止。第一次計數(shù)時， start 脈沖上升沿與 stop 脈沖上升沿之間間隔 14 個時鐘脈沖周期，而 t1 所顯示的脈沖個數(shù)也為 14，說明計數(shù)器計數(shù)正確。同樣在第二次計數(shù)時， start 與 stop 信號之間間隔 9 個脈沖周期，計數(shù)值 t1 結(jié)果也為 9。仿真結(jié)果說明所設(shè)計的計數(shù)器程序能實現(xiàn) 對脈沖的個數(shù)進(jìn)行計數(shù)，驗證了計數(shù)器設(shè)計結(jié)果的正確性。 圖 52 計數(shù)器仿真圖 第五章 系統(tǒng)測試 25 串口發(fā)送數(shù)據(jù)仿真 如圖 53 為串口發(fā)送數(shù)據(jù)的仿真圖，圖中 Datain 為所要發(fā)送的數(shù)據(jù)， TXD為所發(fā)送的引腳。第一次發(fā)送時， Datain 顯示為 7，而根據(jù) TXD 脈沖波形可以看出，其值為 0111，轉(zhuǎn)換為 10 進(jìn)制后即為所接收到的數(shù)據(jù) 7；第二次要發(fā)送的數(shù)據(jù) Datain 為 6，同樣根據(jù) TXD 波形圖可以得出其值為 0110。正確的仿真結(jié)果驗證了串口發(fā)送數(shù)據(jù)程序的正確性。 圖 53 串口發(fā)送數(shù)據(jù)仿真圖 時間 數(shù)字轉(zhuǎn)換系統(tǒng)測試 系統(tǒng)測試框圖如圖 54 所示，測試步驟如下： （ 1） 將開發(fā)板和計算機用串口轉(zhuǎn) USB 線相連接，把所編寫的邊緣檢測、計數(shù)器和串口輸出程序燒寫至開發(fā)板。 （ 2） 開啟開發(fā)板電源，同時在計算機中打開串口調(diào)試軟件對串口進(jìn)行調(diào)試。 （ 3） 完成調(diào)試后，啟動開發(fā)板上的 start 按鈕和 stop 按鈕。 （ 4） 觀看串口數(shù)據(jù)回顯窗口上的內(nèi)容，分析結(jié)果。 在本系統(tǒng)測試中，串口回顯窗口顯示 16 進(jìn)制數(shù) “CF”，將其轉(zhuǎn)換為十進(jìn)制數(shù)后為 “207”。根據(jù)系統(tǒng)工作原理可知，串口向計算機發(fā)回的數(shù)據(jù)表示計數(shù)器所計算到的脈沖個數(shù)，所以本次測試所測量到的時間間隔為： T = 207? 20（ ns） = ? 103? （ s） 第五章 系統(tǒng)測試 26 計算機 F P G A 開發(fā)板 U S B 接口 串口 圖 54 系統(tǒng)測試框圖 第六章 總結(jié) 27 第六章 總結(jié) 本課題討論的是基于 FPGA 實現(xiàn) TDC 系統(tǒng)的設(shè)計。在以 Cyclone Ⅱ EP2C5Q208C8N 為核心的實驗表明，本課題可以實現(xiàn)分辨率達(dá) 1ns 的時間間隔測量，達(dá)到了本 次 設(shè)計的目標(biāo)。同時本設(shè)計采用了 Verilog 硬件描述語言對所需要實現(xiàn)的電路進(jìn)行設(shè)計，增強了設(shè)計效率且提高了系統(tǒng)的可移植性，能方便的移植到其他系統(tǒng)中組成片上系統(tǒng)。 首先，本課題從開始便分析比較了各種實現(xiàn) TDC 電路的方法，確定了課題的研究方向 ——采用粗、細(xì)結(jié)合的設(shè)計方案。利用計數(shù)器易于實現(xiàn)且測量范圍廣的優(yōu)點，將其作為粗時間間隔測量單元；同時，利用門延遲測量分辨率高的優(yōu)點，將其作為細(xì)時間間隔測量單元。通過粗、細(xì)組合共同測量，本方案同時兼顧較大范圍（本設(shè)計測量范圍目標(biāo)為 30min） 和較高的分辨率（ 1ns）的時間間隔測量。 其次，本課題采用了以 Cyclone Ⅱ EP2C5Q208C8N 為核心的開發(fā)板，Quartus II 軟件為開發(fā)平臺，并利用 Verilog 語言對 FPGA 進(jìn)行設(shè)計。論文將設(shè)計分為了各個需要設(shè)計的模塊，自上而下地對系統(tǒng)進(jìn)行模塊化劃分，實現(xiàn)了具體的設(shè)計。包括了邊緣檢測、計數(shù)器設(shè)計、串口數(shù)據(jù)發(fā)送設(shè)計等模塊的硬軟件設(shè)計。 最后，本課題采用仿真器對設(shè)計結(jié)果進(jìn)行了仿真及測試，驗證了基于 FPGA的以計數(shù)器為粗時間間隔測量、門延遲為細(xì)時間間隔測量的時間 數(shù)字轉(zhuǎn)換器的正確性與可行性。 參考文獻(xiàn) 28 參考文獻(xiàn) [1] 徐欣，李玉忠 ． 高速時間 —數(shù)字轉(zhuǎn)換器設(shè)計與實現(xiàn) [D]． 國防科技大學(xué)工程碩士論文， 20xx [2] 宋健 ． 基于 FPGA 的精密時間 —數(shù)字轉(zhuǎn)換電路研究 [D]，中國科學(xué)技術(shù)大學(xué)博士論文， 20xx [3] ChrongSii Hwang ， Poki Chen ， HenWai HighResolution and FastConversion TimetoDigital Converter． IEEE International Symposium on Circuits and System[J]． 20xx (1): 112 [4] 張慧君，李孝輝，邊玉敬 ．基于 FPGA 的高分辨力時間數(shù)字轉(zhuǎn)換器的應(yīng)用研究 [J]．宇航計測技術(shù)， 20xx， 29（ 4）： 4144 [5] 許香春，時偉，黃傳金，陳良，甄敬然 ．基于 FPGA 的高精度時間數(shù)字轉(zhuǎn)換電路設(shè)計 [J]．中文核心期刊， 20xx， 25（ 12）： 208210 [6] 丁建國，沈國保，劉松強 ．基于數(shù)字延遲線的高分辨率 TDC 系統(tǒng) [J]．核技術(shù)， 20xx（ 3）： 27 [7] 盧澤民 ． 時間間隔測量系統(tǒng) [J]． 紅外與激光工程， 20xx， 30（ 5）： 4046 [8] Yasuo Arai ， Masahiro Ikeno ， Sinichi Iri ， Tatsuya Sofue ， Masaya Ohta． Developments of a N EW TDC LS I and a VME Module [J]． IEEE Transaction on Nuclear Science， 20xx（ 3）： 1228 [9] 楊洋，阮愛武，廖永波，吳文杰 ． 針對 FPGA 優(yōu)化的高分辨率時間數(shù)字轉(zhuǎn)換陣列電路 [J]． 電子技術(shù)應(yīng)用， 20xx（ 2）： 1220 [10] 安琪 ．粒子物理試驗中的精密時間間隔測量，核技術(shù) [J]． 20xx(9):1420 [11] 李清江，徐欣，孫兆林，李楠，李耀立，周振 ． 多通道高精度時間 數(shù)字轉(zhuǎn)換器的研制 [J]． 質(zhì)譜學(xué)報， 20xx（ 1）： 2833 致謝 29 致謝 夏天正在悄悄的綻放，一年的畢業(yè)季也如期而至，不同的是 09 級的我們成為這畢業(yè)盛典的主角?；蛟S是巧合，四年前的今天，我即將奔向高考的戰(zhàn)場。那時的我經(jīng)過不懈的奮斗，終于收獲了來了寶貴的南昌大學(xué)的錄取通知書。四年時光恍如白駒過隙，但卻使人充滿收獲和感激。在此，我謹(jǐn)向所有幫助過我的老師，關(guān)心過我的朋友，關(guān)懷過我的領(lǐng)導(dǎo)以及所有幫助過我的人致以崇高敬意和誠摯的謝感！ 首先，我要感謝我的導(dǎo)師鄢秋榮講師。鄢老師科研工作繁忙，時間非常寶貴，但是卻經(jīng)常在百忙之中抽出時間對我進(jìn)行全面的指導(dǎo)和幫助。從論文的選題到體系的安排，從理論分析到字句斟酌，無不凝聚著他的心血。鄢老師是一個工作十分嚴(yán) 謹(jǐn)和負(fù)責(zé)的人，他精湛的學(xué)術(shù)令我折服，認(rèn)真的態(tài)度令我欽佩，而對我的幫助和關(guān)懷則更讓我對他充滿感激和尊敬。所謂滴水之恩當(dāng)涌泉相報，然而師恩無私，我只有在今后的學(xué)習(xí)和工作中時刻以鄢老師為榜樣，以刻苦認(rèn)真的態(tài)度和鍥而不舍的精神，努力做出成績，以博得恩師贊許。 另外，我還要感謝和我在同一設(shè)計小組共同學(xué)習(xí)的同學(xué)們。在過去的半年中，我們共同探討協(xié)作，相互幫助，使我感受到了大家庭的關(guān)懷和溫暖。 最后，我要感謝我的父母。當(dāng)我在學(xué)習(xí)遇到困惑，生活遇到困難時是他們給予我無私的幫助和鼓勵。二十多年的養(yǎng)育之恩更是不敢言謝，我唯有在今 后的學(xué)習(xí)和工作中更加努力才能報答他們的無私恩情。