【導(dǎo)讀】本文針對(duì)CCD測量應(yīng)用系統(tǒng)中的前端處理、驅(qū)動(dòng)控制和信號(hào)采集，設(shè)計(jì)。制作了一款基于FPGA的高速驅(qū)動(dòng)采集一體化控制板。該控制板選用了Altera. 圖像數(shù)據(jù)，并以適當(dāng)?shù)慕涌诜绞綄⒉杉瘮?shù)據(jù)送入計(jì)算機(jī)以便進(jìn)行后期處理。用系統(tǒng)前端的外部電路設(shè)計(jì)，提高了圖像數(shù)據(jù)采集速率和質(zhì)量，并具有靈活性強(qiáng)，易于擴(kuò)展等特點(diǎn)。師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。盡我所知，除文中特別加。而使用過的材料。究所取得的研究成果。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文。不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫的成果作品。究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式標(biāo)明。全意識(shí)到本聲明的法律后果由本人承擔(dān)。本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。本人授權(quán)大學(xué)可以將本學(xué)位。印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。

　　

【正文】 B7B8B9B10B11SHPSHDSYSCLKCLPOBSDI SCLK WRT RDOOUTENB RESET INPUTCLP CA0 CA1 CDS/SHDGNDVIOVIOVIOAGND VIOAGNDAGNDVIO VIOAGNDDGNDDGNDDGNDC01 C02 C03 C04C05C06C07C08C09C010C011C012C013C014C015C016CA1CA2 圖 39 VSP5010 硬件電路設(shè)計(jì) 西南科技大學(xué)本科生畢業(yè)論文 18 FPGA 硬件 電路設(shè)計(jì) Cyclone 系列 FPGA 簡介 Altera 公 司 Cyclone 系列 FPGA 是目前市場上性價(jià)比最優(yōu)且價(jià)格最低的 FPGA。Cyclone 器件具有為大批量價(jià)格敏感應(yīng)用優(yōu)化的功能集，這些應(yīng)用市場包括消費(fèi)類、工業(yè)類、汽車業(yè)、計(jì)算機(jī)和通信類。 器件基于成本優(yōu)化的全銅 工藝，容量從 2910 至 20xx0 個(gè)邏輯單元不等，具有多達(dá) 294912bit 嵌入 RAM，該系列各型號(hào)資源詳細(xì)信息見表 33。 Cyclone FPGA 支持各種單端 I/O 標(biāo)準(zhǔn)如 LVTTL、 LVCMOS、 PCI 和 SSTL2/3，通過 LVDS和 RSDS 標(biāo)準(zhǔn)提供多達(dá) 129 個(gè)通道的差分 I/O 支持。每個(gè) LVDS 通道數(shù)據(jù)傳輸速率高達(dá) 640Mbps。 Cyclone 器件具有雙數(shù)據(jù)速 率 (DDR)SDRAM 和 FCRAM 接口的專用電路。 Cyclone FPGA 中有兩個(gè) PLL 提供六個(gè)輸出和層次時(shí)鐘結(jié)構(gòu)，以及復(fù)雜設(shè)計(jì)的時(shí)鐘管理電路。這些業(yè)界最高效架構(gòu)特性的組合使得 FPGA 系列成為 ASIC 最靈活和最合算的替代方案。 表 33 Cyclone FPGA 系列產(chǎn)品性能 特性 EP1C3 EP1C4 EP1C6 EP1C12 EP1C20 邏輯單元 (LE) 2910 4000 5980 12060 20xx0 M4K RAM 塊 (4kbit+奇偶校驗(yàn) ) 13 17 20 52 64 RAM 總量 59904 78336 92160 239616 294912 PLLs 1 2 2 2 2 最大用戶 I/O 數(shù) 104 301 185 249 301 差分通道 34 129 72 103 129 Cyclone 器件 的性能足以和業(yè)界最快的 FPGA 進(jìn)行競爭。 Cyclone FPGA 綜合考慮了邏輯、存儲(chǔ)器、 PLL 和高級(jí) I/O 接口，是價(jià)格敏感應(yīng)用的最佳選擇。結(jié)合本系統(tǒng)的需要，設(shè)計(jì)中采用了該系列的 EP1C3 器件 EP1CTQ144C8。 EP1C3TQ144C8 除表 33 所示的特點(diǎn)外，其它特性如下： 內(nèi)核 工作電壓為 ； 片上的鎖相環(huán)電路可以提供輸入時(shí)鐘的 1～ 32 分頻或倍頻、 156～ 417ps 移相或可變占空比的時(shí)鐘輸出，輸出時(shí)鐘信號(hào)的特性可直接在開發(fā)軟件里設(shè)定。經(jīng)過鎖相環(huán)輸出的時(shí)鐘信號(hào)既可以作為內(nèi)部的全局時(shí)鐘，也可以輸出到片外供其它電路使用； 西南科技大學(xué)本科生畢業(yè)論文 19 多功能的 I/O 結(jié)構(gòu)支持差分和單端輸入，并與 、 32 位、 66MHz 的 PCI局部總線兼容，輸出可以根據(jù)需要調(diào)整驅(qū)動(dòng)能力，并具有三態(tài)緩沖、總線狀態(tài)保持等功能； 整個(gè)器件的 I/O 引腳分為四個(gè)區(qū)，每一個(gè)區(qū)可以獨(dú)立采用不同的輸入電壓，并可提供不同電壓等級(jí)的輸 出。 JTAG 口 及 AS 模 式接口 FPGA 的配 置模式 FPGA 的配置方式多種多樣，各個(gè)廠商之間很少有通用的配置標(biāo)準(zhǔn)，隨著新器件的推出，配置方式也不斷更新。目前 Altera 公司所提供的 FPGA 配置方式主要有兩 種： AS(Active Serial，主動(dòng)方式 )： FPGA 處于主動(dòng)地位，由 FPGA 控制配置過程，負(fù)責(zé)輸出控制和同步信號(hào)給外部配置芯片，接受配置數(shù)據(jù)以完成配置。 EPCS 系列配置器件專供 AS 模式，如 EPCS1， EPCS4。 AS 配置模式電路如 圖 310 所示，配置數(shù)據(jù)通過 DATA0 引腳送入 FPGA，配置數(shù)據(jù)被同步在 DCLK 輸入上， 1 個(gè)時(shí)鐘周期傳送 1 位數(shù)據(jù)。 JTAG 方式： JTAG 方式是所有配置方式中優(yōu)先級(jí)最高的，它利用 中定義的 JTAG 標(biāo)準(zhǔn)接口進(jìn)行配置。通過下載電纜由 Quartus II 軟件進(jìn)行配置，也可以采用其他的智能主機(jī)來模擬 JTAG 時(shí)序， JTAG 口電路如 圖 310 所示。 R1110KR1210KVIO1 23 45 67 89 10J2ASMIPORTAS MODEASMI_DCLKASMI_CONFDNASMI_nCONFIGDATAFPGA_ASDODGNDR1310KFPGA_NCSOnCER810KR910KVIO1 23 45 67 89 10J3JTAGPORTJTAG MODEJTAG_TCKJTAG_TDOJTAG_TMSJTAG_TDIDGNDR1010KDGNDnCS1DATA2VCC3GND4ASDI5DCLK6VCC7VCC8U2EPCS1DATA013nCONFIG14nCEO20nCE21MSEL022MSEL123DCLK24CONF_DONE86nSTATUS87TCK88TMS89TDO90TDI95U1BEP1C3144C8DGNDVIOFPGA_NCSOVIOFPGA_ASDOASMI_DCLKASMI_CONFDNASMI_nCONFIGnSTATUSVIODATAJTAG_TDIJTAG_TDOJTAG_TCKJTAG_TMSDGNDnCEnCEOR410KR210KR310K 圖 310 FPGA 配置電路 西南科技大學(xué)本科生畢業(yè)論文 20 本系統(tǒng)采用 AS+JTAG 方式。這樣可以用 JTAG 方式下載程序調(diào)試，而最后程序調(diào)試無誤后，再用 AS 模式把程序固化到配置芯片里去。采用 1M 容量的 EPCS1 串行FPGA 配置芯片，完全滿足設(shè)計(jì)要求。 PCB 板的設(shè)計(jì) PCB 設(shè)計(jì)常識(shí) 一般來說，印制電路板包括單面板、雙面板和多層板。 單面板一面有敷銅，另一面沒有敷銅，用戶只可在有敷銅的一面放置元器件和進(jìn)行布線。單面板成本低、無需打過孔，但是由于只能在敷銅面上進(jìn)行布線，因此限制了它的應(yīng)用，僅在進(jìn)行一些比較簡單的設(shè)計(jì)才使用單面板。 雙面板包括頂層和底層，均有敷銅，都可以進(jìn)行布線。頂層主要放置元器件，而底層用來布線。在雙面板上進(jìn)行設(shè)計(jì)相對(duì)比較容易，而且成本較低，因此用雙面板制作電路是比較 理想的選擇。 多層板包含多個(gè)工作層，除了頂層、底層，還包括中間層、內(nèi)部電源層和地層等。隨著電子技術(shù)的高速發(fā)展，電路設(shè)計(jì)越來越繁瑣，電路板也隨之越來越復(fù)雜，多層電路板得到了越來越多的應(yīng)用。 要進(jìn)行電路板設(shè)計(jì)，首先得制作電子元器件的封裝。元器件封裝包括電子元器件的外形尺寸以及焊盤的位置，這是元器件被焊接到電路板上時(shí)的重要參考。 元器件的封裝可以分為針腳式和貼片式。 元器件封裝的命名標(biāo)準(zhǔn)一般為元器件類型加上焊盤距離 或者焊盤數(shù)，通?？梢愿鶕?jù)元器件封裝編號(hào)來判斷元器件的相關(guān)參數(shù)。如 表示此元器件為軸狀封裝， 兩焊盤間的距離為 400mil； DIP16 表示該元器件為雙列直插式，引腳數(shù)為 16 個(gè)； QFP64 表示該器件為四周扁平貼片式，引腳數(shù)為 64 個(gè)。 焊盤的作用是連接元器件引腳和導(dǎo)線。焊盤是 PCB 設(shè)計(jì)中最重要的概念之一，也是我們最常接觸的。選擇元器件的焊盤類型要綜合考慮該元器件的外觀、布置形式以及受熱情況、受力方向等因素。例如，對(duì)發(fā)熱量較大且受力的焊盤，可將其設(shè)計(jì)成“淚滴狀” 。 當(dāng)遇到需要在元器件引腳之間進(jìn)行布線的情況時(shí)，將焊盤設(shè)計(jì)成橢圓形或扁圓形往往事半功倍。自行設(shè)計(jì)的元器件焊盤孔的大小要參照元器件引腳粗細(xì)進(jìn)行確定，基 本原則是焊盤孔的尺寸較元器件引腳直徑大 。 為連通 PCB 板各層之間的電路，在需要連通的導(dǎo)線交匯處鉆上一個(gè)公共孔，這就是過孔。過孔一般分為三種，即從頂層貫通到底層的穿透式過孔、從頂層通到內(nèi)層西南科技大學(xué)本科生畢業(yè)論文 21 或從內(nèi)層通到底層的盲過孔以及內(nèi)層間的隱藏過孔。從俯視角度觀察過孔，包含兩個(gè)尺寸，即通孔直徑和過孔直徑。通孔和過孔間的孔壁，采用與導(dǎo)線相同的材料構(gòu)成，連接位于不同板層的電路。一般情況下，設(shè)計(jì)電路時(shí)盡量少用過孔，一旦選用就務(wù)必處理好它與周邊各實(shí)體的間隙。此外，所承擔(dān)的載流量越大，過孔尺寸就越大，如電源層或地層與其他 層連接時(shí)所用的過孔就要大一些。 此外，膜 (Mask)在 PCB 制作過程中也是必不可少的，根據(jù)其所起的作用，可分為助焊膜和阻焊膜。助焊膜涂于焊盤上，可提高焊接性能，通常在電路板上觀察到的比焊盤略大的淺色圓圈就是助焊膜。阻焊膜則正好相反，為了阻止電路板上非焊盤處的銅箔粘錫，焊盤以外的各部分都要涂敷阻焊膜。 在繪制 PCB 電路板的過程中需要考慮許多方面的問題，信號(hào)完整性問題更是重中之重。信號(hào)完整性問題主要包括反射、振鈴、信號(hào)過沖以及信號(hào)之間的串?dāng)_等。良好的信號(hào)質(zhì)量是提供穩(wěn)定時(shí)序的基礎(chǔ)，信號(hào)完整性問題導(dǎo)致的信號(hào)質(zhì)量變差 很可能帶來時(shí)序的偏移和紊亂，從而導(dǎo)致系統(tǒng)不能正常工作。差的信號(hào)完整性不是由某個(gè)單一因素引起的，而是由電路設(shè)計(jì)中多種因素共同導(dǎo)致的，因此，信號(hào)完整性分析就成了進(jìn)行 PCB 板級(jí)和系統(tǒng)級(jí)設(shè)計(jì)、分析的基礎(chǔ)。 信號(hào)完整性問題一般是由電路板設(shè)計(jì)中的走線、 PCB 板材和阻抗匹配等導(dǎo)致的。可以采用先進(jìn)的 EDA 工具進(jìn)行仿真來解決信號(hào)的反射、串?dāng)_問題。通過選擇正確的布線策略和終端匹配方式，可以得到理想的信號(hào)波形。 反射是源端與負(fù)載端阻抗不匹配導(dǎo)致的，負(fù)載會(huì)將一部分電壓反射回源端。在PCB 布線過程中，可以預(yù)先選擇合適的拓?fù)浣Y(jié)構(gòu)來改善 反射現(xiàn)象，這種方法通常不需要增加額外的電子器件。常用的布線拓?fù)浞椒ㄓ袠錉罘ā⒕真湻?、星狀法和回路法。相比較而言，菊鏈法是比較好的布線法，適合于地址或者數(shù)據(jù)總線以及并聯(lián)終端的布線，基本上沒有分支旁路。此外，為了減輕反射，還可以選擇降低系統(tǒng)頻率以便在下一個(gè)信號(hào)加載到傳輸線上之前達(dá)到反射穩(wěn)態(tài)，但對(duì)于高速系統(tǒng)來說，在總線頻率達(dá)到一定閡值之后，反射在一個(gè)周期內(nèi)無法達(dá)到穩(wěn)態(tài)，所以這種方法在高速系統(tǒng)中不太實(shí)際。 過沖是首個(gè)信號(hào)峰值或谷值超過設(shè)定電壓值，較強(qiáng)的過沖會(huì)導(dǎo)致保護(hù)二級(jí)管過早失效。下沖是指下一個(gè)谷值或峰值，過分的下 沖可能會(huì)引起錯(cuò)誤的數(shù)據(jù)操作。過沖與下沖是由走線過長和信號(hào)變化太快兩方面原因?qū)е碌?。盡管大多數(shù)元件在接收端都有輸入二極管對(duì)其進(jìn)行保護(hù)，但有時(shí)過沖和下沖電平會(huì)在瞬間遠(yuǎn)遠(yuǎn)超過元件可承受的電西南科技大學(xué)本科生畢業(yè)論文 22 壓范圍，從而損壞元器件。 振鈴表現(xiàn)為信號(hào)反復(fù)出現(xiàn)過沖和下沖，在邏輯電平的門限上下抖動(dòng)，震蕩成欠阻尼狀態(tài)。振鈴主要是由傳輸線上過度的寄生電感和電容引起接收端與源端阻抗失配造成的。同反射一樣，可通過適當(dāng)?shù)亩私舆M(jìn)行抑制。 芯片內(nèi)部參考地與系統(tǒng)地之間存在引線電感，芯片輸出管腳與系統(tǒng)地之間存在負(fù)載電容，隨著數(shù)字設(shè)備速度逐漸變快，它們的輸出 開關(guān)時(shí)間越來越少。如果地線通過電流的能力不夠，那么當(dāng)大量的開關(guān)電路同時(shí)由邏輯高變?yōu)檫壿嫷蜁r(shí)，就會(huì)導(dǎo)致芯片內(nèi)部參考地的電壓漂移，即地彈。由于地彈與引線電感、負(fù)載電容成正比，所以應(yīng)盡量減小分布電感量，采用輸入電容小的器件以避免讓某個(gè)邏輯門驅(qū)動(dòng)太多的負(fù)載。另外，采用上升沿變化緩慢的器件也可以在一定程度上減小地彈的影響。 電磁干擾將導(dǎo)致過量電磁輻射，表現(xiàn)為當(dāng)數(shù)字系統(tǒng)加電運(yùn)行時(shí)，某個(gè)傳輸線得到類似天線的特性，對(duì)周圍環(huán)境輻射電磁波，從而干擾周圍電子設(shè)備的正常工作。它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線不合理。 在電路設(shè)計(jì)中，信號(hào)完整性問題是一個(gè)復(fù)雜的問題，往往有許多難以預(yù)料的因素會(huì)影響整個(gè)系統(tǒng)的性能。因此信號(hào)完整性分析在高速電路設(shè)計(jì)中的作用舉足輕重，只有解決好高速設(shè)計(jì)中的信號(hào) 完整性問題，高速系統(tǒng)才 能準(zhǔn)確、穩(wěn)定地工作。 PCB 具體設(shè)計(jì) 完成了系統(tǒng)所有的分塊硬件電路設(shè)計(jì)之后，最終要實(shí)現(xiàn)驅(qū)動(dòng)和采樣的 一體化設(shè)計(jì)，這就要求各個(gè)模塊電路必須集中到一塊電路板，所以我的 PCB 板設(shè)計(jì)要包括：FPGA 最小系統(tǒng)、 CCD 驅(qū)動(dòng)電路模塊、 VSP5010 電路模塊。 設(shè)計(jì)使用的是 Protel DXP 20xx 軟件。 本設(shè)計(jì)的原則是盡 量縮小電路板的面積，節(jié)約成本，而將信號(hào)完整性分析放在次要位置。本系統(tǒng)所需要的電壓源共 3 個(gè) ： 12V，為 CCD 正常工作器件供壓 ； 和，為 FPGA 和 AFE 供壓。本設(shè)計(jì)采用 雙 面 板，頂 層主要 放置核心 器件，如 FPGA，VSP5010 等，底層主要放置一些去耦電容，電阻。 由于平時(shí)沒有畫過 PCB，沒有設(shè)計(jì)經(jīng)驗(yàn)，所以在設(shè)計(jì) PCB 的過程中遇到了許多問題， 首先遇到的是布局問題， 看到由原理圖導(dǎo)入 PCB 文件后的一大堆元件，不知道該怎么排列好，就按照橫豎排列整齊的方