【導讀】解決高速系統(tǒng)設計的唯一有效途徑。借助功能強大的Cadence公司SpecctraQucst. 整性相關問題上做出優(yōu)化的設計，從而縮短設計周期。析的相關理論并提出了減小反射和串擾得有效辦法。的仿真模型的建立并對仿真結果進行了分析。研究結果表明在高速電路設計中采。用基于信號完整性的仿真設計是可行的,也是必要的。

　　

【正文】 TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA_SWITCH_DELAY 若要滿足數(shù)據(jù)的保持時間 ,則必須有 : TDATA_DELAY_MINTCLKA_DELAY_MAXTholdTmargin0 展開、整理并考慮時鐘抖動 Tjitter 等因素 ,可 得如下關系 : (TCO_CLKB_MINTCO_CLKA_MAX)+(Tflt_CLKB_MINTflt_CLKA_MAX)+TCO_DATA_MIN+Tflt_DATA_SWITCH_DELAY_MINTholdTmarginTjitter0 （ 2） 式 (2)中 ,第一個括號內(nèi)仍然是時鐘芯片 CLOCK BUFFER 輸出時鐘之間的最大相位差 。第二個括號內(nèi)繼續(xù)可以理解為時鐘芯片輸出的兩個時鐘 CLKA、 CLKB分 別到達 RECEIVER 和 DRIVER 的最大延時差 。要滿足數(shù)據(jù)的保持時間 ,實際可調(diào) 整 的 部 分 也 只 有 兩 項 , 即 Tflt_CLKB_MINTflt_CLKA_MAX 和Tflt_DATA_SWITCH_DELAY_MIN. 單 從 滿 足 保 持 時 間 的 角 度 而言 ,Tflt_CLKB_MIN 和 Tflt_DATA_SWITCH_DELAY_MIN 應盡 可能大 , 而Tflt_CLKA_MAX 則要盡可能小 .也就是說 ,若欲滿足保持時間 ,就要使接收時鐘早點來 ,而數(shù)據(jù)則要晚點無效 (invalid). 東華理工大學長江學院畢業(yè)設計（論文） 時序分析 22 為了正確無誤地接收數(shù)據(jù) ,必須綜合考慮數(shù)據(jù)的建立時 間和保持時間 ,即同時滿足 (1)式和 (2)式 .分析這兩個不等式可以看出 ,調(diào)整的途徑只有三個 :發(fā)送時鐘延時、接收時鐘延時和數(shù)據(jù)的延時 .調(diào)整方案可這樣進行 :首先假定發(fā)送時鐘延時嚴格等于接收時鐘延時 ,即 Tflt_CLKA_MINTflt_CLKB_MAX =0 和Tflt_CLKB_MINTflt_CLKA_MAX =0(后文將對這兩個等式的假設產(chǎn)生的時序偏差進行考慮 ),然后通過仿真可以得出數(shù)據(jù)的延時范圍 ,如果數(shù)據(jù)延時無解則返回上述兩個等式 ,調(diào)整發(fā)送時鐘延時或接收時鐘延時 .下面是寬帶網(wǎng)交換機中GLINK 總線公 共時鐘同步數(shù)據(jù)收發(fā)的例子 :首先假定發(fā)送時鐘延時嚴格等于接收時鐘延時 ,然后確定數(shù)據(jù)的延時范圍 ,代入各參數(shù) ,(1)和 (2)式分別變?yōu)?: 0 +Tflt_DATA_SWITCH_DELAY_MINTmargin0 在不等式提示下 ,結合 PCB 布局實際 ,確定Tflt_DATA_SETTLE_DELAY_MAX。Tflt_DATA_SWITCH_DELAY_MIN ,剩下 的余量分配給了兩個時鐘的時 差和 SPECCTRAQUEST中提取拓撲并進行信號完整性仿真 ,進而確定各段線長及拓撲結構 .對此結構 (共12 種組合 )進行全掃描仿真 ,得到 Tflt_DATA_SETTLE_DELAY_MAX= Tflt_DATA_SWITCH_DELAY_MIN =,符合確定的 和 的范圍指標 .由此可以得出 GLINK 總線數(shù)據(jù)線的約束規(guī)則 :① 匹配電阻到發(fā)送端的延時不應大于 。 數(shù)據(jù)線必須以 進行匹配 ,即每個數(shù)據(jù)線都必須在 ～ 之間 .有了上述的約束規(guī)則就可以指導布線了 . 下面再考慮硬性規(guī)定 Tflt_CLKA_MINTflt_CLKB_MAX=0 和Tflt_CLKB_MINTflt_CLKA_MAX=0 帶來的影響 .事先約束發(fā)送時鐘和接收時鐘完全等長 (在實際操作中以 進行匹配 ) 在 CADENCE 環(huán)境下 ,進行時鐘仿真 ,得到結果 :|Tflt_CLKA_MINTflt_CLKB_MAX| 和|Tflt_CLKB_MINTflt_CLKA_MAX| Tmargin 的余量為 . 最終的仿真結果是 :① 匹配電阻到發(fā)送端的延時不應大于 。② 數(shù)據(jù)線以 進行匹配 ,即每個數(shù)據(jù)線都必須在 ～ 之間 。③ 發(fā)送時鐘和接收時鐘以 。④ Tmargin=將 SPECCTRAQUEST 或 ALLEGRO 導入到 CONSTRAINS MANAGER 中 .當這些設計約束規(guī)則設置好后 ,就可以利用自動布線器進行規(guī)則驅(qū)動自動布線或人工調(diào)線 , 圖 12 和 圖 13 是仿真波形 ： 東華理工大學長江學院畢業(yè)設計（論文） 時序分析 23 圖 12 無匹配電阻時鐘線（ 125MHz） 圖 13 加源端串聯(lián) 匹配電阻 源同步的時序分析 所謂源同步就是指時鐘選通信號 CLK 由驅(qū)動芯片伴隨發(fā)送數(shù)據(jù)一起發(fā)送 ,它并不象公共時鐘同步那樣采用獨立的時鐘源 .在源同步數(shù)據(jù)收發(fā)中 ,數(shù)據(jù)首先發(fā)向接收端 ,經(jīng)稍短時間選通時鐘再發(fā)向接收端用于采樣鎖存這批數(shù)據(jù) .其示意圖如圖2 所示 .源同步的時序分析較公共時鐘同步較為簡單 ,分析方法很類似 ,下面直接給出分析公式 : 建立時間 :Tvb_min+(Tflt_clk_minTflt_data_settle_delay_max)TsetupTmargin0 保持時間 :Tva_min+(Tflt_data_switch_delay minTflt_clk _max)TholdTmargin0 東華理工大學長江學院畢業(yè)設計（論文） 時序分析 24 圖 14 源同步數(shù)據(jù)發(fā)送示意圖 其中 ,Tvb 為驅(qū)動端的建立時間 ,表示驅(qū)動端數(shù)據(jù)在時鐘有效前多少時間有效 。Tva 為發(fā)送端的保持時間 ,表示驅(qū)動端數(shù)據(jù)在時鐘有效后保持有效的時間 。其他參量含義同前 .下面以通信電路中很常見的 TBI 接口為例介紹源同步時序分析及仿真過程 .TBI 接口主要包括發(fā)送時鐘和 10bit 的發(fā)送數(shù)據(jù)、兩個接收時鐘和10bit 接收數(shù)據(jù) .RBC0、 RBC1 為兩個接收時鐘 ,在千兆 以太網(wǎng)中 ,這兩個時鐘頻率為 ,相差為 180176。,兩個時鐘的上升沿輪流用于鎖存數(shù)據(jù) .根據(jù)數(shù)據(jù)手冊的時序參數(shù) ,代入上式可得 : Tflt_data__settle_delay_max 1Tmargin0 Tflt_clk _max 0 仿照前述分析方法 :假設時鐘、數(shù)據(jù)信號線的飛行時間嚴格相等 ,即時鐘和數(shù)據(jù)完全匹配 ,然后分析它們不匹配帶來的影響 .上式變?yōu)? 0 。 1Tmargin0 可見 ,無論是建立時間還是保持時間都有很大的余量 .經(jīng)過仿真 ,發(fā)現(xiàn)數(shù)據(jù)和時鐘完全匹配等長 (以 匹配為例 ),仍有 的差別 ,即 , Tflt_data_settle_delay_max Tflt_clk_max 取 Tmargin= 得到時鐘和數(shù)據(jù)的匹配為 ,即數(shù)據(jù)和時鐘的長度匹配不 應超過 。 在公共時鐘同步中 ,數(shù)據(jù)的發(fā)送和接收必須在一個時鐘周期內(nèi)完成 .同時器件的延時和 PCB走線的延遲也限制了公共時鐘總線的最高理論工作頻率 .故公共時鐘同步一般用于低于 200MHz～ 300MHz 的傳輸速率 ,高于這個速率的傳輸 ,一般應引入源同步技術 .源同步技術工作在相對的時鐘系統(tǒng)下 ,采用數(shù)據(jù)和時鐘并行傳東華理工大學長江學院畢業(yè)設計（論文） 時序分析 25 輸 ,傳輸速率主要由數(shù)據(jù)和時鐘信號間的時差決定 ,這樣可以使系統(tǒng)達到更高的傳輸速率 .筆者通過對寬帶以太網(wǎng)交換機主機和子卡板進行信號完整性分析、時序分析及其仿真 ,大大縮短了產(chǎn)品的設計周期 ,通過分析仿真有效 地解決了高速設計中出現(xiàn)的信號完整性、時序等方面的問題 ,充分保證了設計的質(zhì)量和設計速度 ,真正做到了 PCB 板的一次通過 .主板和子卡板目前已經(jīng)通過調(diào)試 ,并順利轉(zhuǎn)產(chǎn) [9]。 東華理工大學長江學院畢業(yè)設計（論文） 設計實例 26 PCB 設計實例 —— 溫測器 總體電路圖見附錄一 簡單的實物圖見附錄二 東華理工大學長江學院畢業(yè)設計（論文） 結論 27 結 論 通過三個多月的查閱資料修改，完成了上述一篇論文。本論文課題是：基于信號完整性分析的高速 PCB 設計，主要介紹了在高速 PCB 設計系統(tǒng)中 信號完整性(SI)的相關問題，闡述了影響信號完整性的反射、串擾和 信號完整性中的時序分析 的相關理論并提出了減小反射和串擾得有效辦法。 討論了 基于 SpecctraQucst的 仿真模型的建立并對仿真結果進行了分析 。 在充分考慮信號完整性的基礎上，運用相應的分析方法，借助強有力的 EDA 工具，設計出符合要求的 PCB 版圖，制出的 PCB 板性能穩(wěn)定可靠、系統(tǒng)工作正常。縮短了研發(fā)周期，降低了成本 。 隨著集成電路開關速度的提高以及 PCB(Printed Circuit Board)板密度的增加，信號完整性問題已成為高速 PCB 設計必須關注的問題之一 。元器件和 PCB板的參數(shù)、元器件在 PCB 板上的布局、高速信號的布線等因素，都會引起信號完整性問題，導致系統(tǒng)工作不穩(wěn)定，甚至完全不工作。如何在高速 PCB 設計過程中充分考慮信號完整性因素，并采取有效的控制措施，已成為當今 PCB 設計業(yè)界的一個熱門課題。 東華理工大學長江學院畢業(yè)設計（論文） 致謝 28 致 謝 這次畢業(yè)論文能夠得以順利完成，是所有曾經(jīng)指導過我的老師，幫助過我的同學，一直支持著我的家人對我的教誨、幫助和鼓勵的結果。我要在這里對他們表示深深的謝意！ 首先要特別感謝我的指導老師 —— 黃河 老師。 黃 老師在我畢業(yè)論文的 撰寫過程中，給我提供了極大的幫助和指導。從開始選題到中期修正，再到最終定稿，黃 老師給我提供了許多寶貴建議。 其次要感謝 東華理工大學 所有曾經(jīng)為 2020 級電子信息工程專業(yè)任課的老師們 ，他們 教會我的不僅僅是專業(yè)知識，更多的是對待學習、對待生活的態(tài)度。 感謝我的父 母親，他們是我力量的源泉，只要有他們 ，不管面對什么樣的的困難，我都不會害怕。 感謝 大學的同學們 ，因為有你 們的幫助，我的論文得以順利完成。 大學四年給我了那么多的幫助與鼓勵，在我不開心的時候，總能讓我開心起來。不會忘記，大學四年里 我們一起渡過的歡樂時光，那些開心的日子，總是那么令人難以忘懷。 最后對老師，同學和家人再次致以我最衷心的感謝 東華理工大學長江學院畢業(yè)設計（論文） 參考文獻 29 參考文獻 【 1】 （美）伯格丁著；《信號完整性分析 》（李玉山等譯） . 電子工業(yè)出版社， (202004出版 ) 【 2】 PCB 設計方法 . . 【 3】 冼志妙、朱雪花、襲著科；高速 PCB 的信號完整性分析及應用 [J]；桂林工學院學報， 2020年 02 期 ， 1517 【 4】 吳伯春 ,龔清萍；信號完整性分析技術 [J]；航空電子技術； 2020 年 02 期 ， 4142 【 5】 鄭常斌； PCB 信號完整性分析技術 [D]； 。北京郵電大學 。 2020 年 ， 3335 【 6】 方國華 ,劉光斌 ,余志勇 。基于 IBIS 模型的信號完整性仿真分析 [J]； 電子產(chǎn)品可靠性與環(huán)境試驗 。 2020 年 06 期 2223 【 7】 肖漢波；高速 PCB 設計中信號完整性的仿真與分析 [J]；電訊技術； 2528 【 8】 馮志宇；高速 PCB 設計中的信號完整性和傳輸延時分析 [J]；天中學刊 ， 110120 【 9】 Mark ； 《電磁兼容和印刷電路板》， ,人民郵電出版社， 2020， 4045 【 10】 《印制電路板設計》，范博，機械工業(yè)出版社， 2020， 124130 【 11】 Buchanan,.， McGrawHill Book Company； 《 Signal and Power Integrity in Digital Systems》1995 【 12】 李勇明 ,曾孝平； Codence EDA 中 PCB 分析工具 Specctraquest 的使用 [J]；計算機與數(shù)字工