【導(dǎo)讀】解決高速系統(tǒng)設(shè)計(jì)的唯一有效途徑。借助功能強(qiáng)大的Cadence公司SpecctraQucst. 整性相關(guān)問(wèn)題上做出優(yōu)化的設(shè)計(jì)，從而縮短設(shè)計(jì)周期。析的相關(guān)理論并提出了減小反射和串?dāng)_得有效辦法。的仿真模型的建立并對(duì)仿真結(jié)果進(jìn)行了分析。研究結(jié)果表明在高速電路設(shè)計(jì)中采。用基于信號(hào)完整性的仿真設(shè)計(jì)是可行的,也是必要的。

　　

【正文】 TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA_SWITCH_DELAY 若要滿足數(shù)據(jù)的保持時(shí)間 ,則必須有 : TDATA_DELAY_MINTCLKA_DELAY_MAXTholdTmargin0 展開(kāi)、整理并考慮時(shí)鐘抖動(dòng) Tjitter 等因素 ,可 得如下關(guān)系 : (TCO_CLKB_MINTCO_CLKA_MAX)+(Tflt_CLKB_MINTflt_CLKA_MAX)+TCO_DATA_MIN+Tflt_DATA_SWITCH_DELAY_MINTholdTmarginTjitter0 （ 2） 式 (2)中 ,第一個(gè)括號(hào)內(nèi)仍然是時(shí)鐘芯片 CLOCK BUFFER 輸出時(shí)鐘之間的最大相位差 。第二個(gè)括號(hào)內(nèi)繼續(xù)可以理解為時(shí)鐘芯片輸出的兩個(gè)時(shí)鐘 CLKA、 CLKB分 別到達(dá) RECEIVER 和 DRIVER 的最大延時(shí)差 。要滿足數(shù)據(jù)的保持時(shí)間 ,實(shí)際可調(diào) 整 的 部 分 也 只 有 兩 項(xiàng) , 即 Tflt_CLKB_MINTflt_CLKA_MAX 和Tflt_DATA_SWITCH_DELAY_MIN. 單 從 滿 足 保 持 時(shí) 間 的 角 度 而言 ,Tflt_CLKB_MIN 和 Tflt_DATA_SWITCH_DELAY_MIN 應(yīng)盡 可能大 , 而Tflt_CLKA_MAX 則要盡可能小 .也就是說(shuō) ,若欲滿足保持時(shí)間 ,就要使接收時(shí)鐘早點(diǎn)來(lái) ,而數(shù)據(jù)則要晚點(diǎn)無(wú)效 (invalid). 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 時(shí)序分析 22 為了正確無(wú)誤地接收數(shù)據(jù) ,必須綜合考慮數(shù)據(jù)的建立時(shí) 間和保持時(shí)間 ,即同時(shí)滿足 (1)式和 (2)式 .分析這兩個(gè)不等式可以看出 ,調(diào)整的途徑只有三個(gè) :發(fā)送時(shí)鐘延時(shí)、接收時(shí)鐘延時(shí)和數(shù)據(jù)的延時(shí) .調(diào)整方案可這樣進(jìn)行 :首先假定發(fā)送時(shí)鐘延時(shí)嚴(yán)格等于接收時(shí)鐘延時(shí) ,即 Tflt_CLKA_MINTflt_CLKB_MAX =0 和Tflt_CLKB_MINTflt_CLKA_MAX =0(后文將對(duì)這兩個(gè)等式的假設(shè)產(chǎn)生的時(shí)序偏差進(jìn)行考慮 ),然后通過(guò)仿真可以得出數(shù)據(jù)的延時(shí)范圍 ,如果數(shù)據(jù)延時(shí)無(wú)解則返回上述兩個(gè)等式 ,調(diào)整發(fā)送時(shí)鐘延時(shí)或接收時(shí)鐘延時(shí) .下面是寬帶網(wǎng)交換機(jī)中GLINK 總線公 共時(shí)鐘同步數(shù)據(jù)收發(fā)的例子 :首先假定發(fā)送時(shí)鐘延時(shí)嚴(yán)格等于接收時(shí)鐘延時(shí) ,然后確定數(shù)據(jù)的延時(shí)范圍 ,代入各參數(shù) ,(1)和 (2)式分別變?yōu)?: 0 +Tflt_DATA_SWITCH_DELAY_MINTmargin0 在不等式提示下 ,結(jié)合 PCB 布局實(shí)際 ,確定Tflt_DATA_SETTLE_DELAY_MAX。Tflt_DATA_SWITCH_DELAY_MIN ,剩下 的余量分配給了兩個(gè)時(shí)鐘的時(shí) 差和 SPECCTRAQUEST中提取拓?fù)洳⑦M(jìn)行信號(hào)完整性仿真 ,進(jìn)而確定各段線長(zhǎng)及拓?fù)浣Y(jié)構(gòu) .對(duì)此結(jié)構(gòu) (共12 種組合 )進(jìn)行全掃描仿真 ,得到 Tflt_DATA_SETTLE_DELAY_MAX= Tflt_DATA_SWITCH_DELAY_MIN =,符合確定的 和 的范圍指標(biāo) .由此可以得出 GLINK 總線數(shù)據(jù)線的約束規(guī)則 :① 匹配電阻到發(fā)送端的延時(shí)不應(yīng)大于 。 數(shù)據(jù)線必須以 進(jìn)行匹配 ,即每個(gè)數(shù)據(jù)線都必須在 ～ 之間 .有了上述的約束規(guī)則就可以指導(dǎo)布線了 . 下面再考慮硬性規(guī)定 Tflt_CLKA_MINTflt_CLKB_MAX=0 和Tflt_CLKB_MINTflt_CLKA_MAX=0 帶來(lái)的影響 .事先約束發(fā)送時(shí)鐘和接收時(shí)鐘完全等長(zhǎng) (在實(shí)際操作中以 進(jìn)行匹配 ) 在 CADENCE 環(huán)境下 ,進(jìn)行時(shí)鐘仿真 ,得到結(jié)果 :|Tflt_CLKA_MINTflt_CLKB_MAX| 和|Tflt_CLKB_MINTflt_CLKA_MAX| Tmargin 的余量為 . 最終的仿真結(jié)果是 :① 匹配電阻到發(fā)送端的延時(shí)不應(yīng)大于 。② 數(shù)據(jù)線以 進(jìn)行匹配 ,即每個(gè)數(shù)據(jù)線都必須在 ～ 之間 。③ 發(fā)送時(shí)鐘和接收時(shí)鐘以 。④ Tmargin=將 SPECCTRAQUEST 或 ALLEGRO 導(dǎo)入到 CONSTRAINS MANAGER 中 .當(dāng)這些設(shè)計(jì)約束規(guī)則設(shè)置好后 ,就可以利用自動(dòng)布線器進(jìn)行規(guī)則驅(qū)動(dòng)自動(dòng)布線或人工調(diào)線 , 圖 12 和 圖 13 是仿真波形 ： 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 時(shí)序分析 23 圖 12 無(wú)匹配電阻時(shí)鐘線（ 125MHz） 圖 13 加源端串聯(lián) 匹配電阻 源同步的時(shí)序分析 所謂源同步就是指時(shí)鐘選通信號(hào) CLK 由驅(qū)動(dòng)芯片伴隨發(fā)送數(shù)據(jù)一起發(fā)送 ,它并不象公共時(shí)鐘同步那樣采用獨(dú)立的時(shí)鐘源 .在源同步數(shù)據(jù)收發(fā)中 ,數(shù)據(jù)首先發(fā)向接收端 ,經(jīng)稍短時(shí)間選通時(shí)鐘再發(fā)向接收端用于采樣鎖存這批數(shù)據(jù) .其示意圖如圖2 所示 .源同步的時(shí)序分析較公共時(shí)鐘同步較為簡(jiǎn)單 ,分析方法很類似 ,下面直接給出分析公式 : 建立時(shí)間 :Tvb_min+(Tflt_clk_minTflt_data_settle_delay_max)TsetupTmargin0 保持時(shí)間 :Tva_min+(Tflt_data_switch_delay minTflt_clk _max)TholdTmargin0 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 時(shí)序分析 24 圖 14 源同步數(shù)據(jù)發(fā)送示意圖 其中 ,Tvb 為驅(qū)動(dòng)端的建立時(shí)間 ,表示驅(qū)動(dòng)端數(shù)據(jù)在時(shí)鐘有效前多少時(shí)間有效 。Tva 為發(fā)送端的保持時(shí)間 ,表示驅(qū)動(dòng)端數(shù)據(jù)在時(shí)鐘有效后保持有效的時(shí)間 。其他參量含義同前 .下面以通信電路中很常見(jiàn)的 TBI 接口為例介紹源同步時(shí)序分析及仿真過(guò)程 .TBI 接口主要包括發(fā)送時(shí)鐘和 10bit 的發(fā)送數(shù)據(jù)、兩個(gè)接收時(shí)鐘和10bit 接收數(shù)據(jù) .RBC0、 RBC1 為兩個(gè)接收時(shí)鐘 ,在千兆 以太網(wǎng)中 ,這兩個(gè)時(shí)鐘頻率為 ,相差為 180176。,兩個(gè)時(shí)鐘的上升沿輪流用于鎖存數(shù)據(jù) .根據(jù)數(shù)據(jù)手冊(cè)的時(shí)序參數(shù) ,代入上式可得 : Tflt_data__settle_delay_max 1Tmargin0 Tflt_clk _max 0 仿照前述分析方法 :假設(shè)時(shí)鐘、數(shù)據(jù)信號(hào)線的飛行時(shí)間嚴(yán)格相等 ,即時(shí)鐘和數(shù)據(jù)完全匹配 ,然后分析它們不匹配帶來(lái)的影響 .上式變?yōu)? 0 。 1Tmargin0 可見(jiàn) ,無(wú)論是建立時(shí)間還是保持時(shí)間都有很大的余量 .經(jīng)過(guò)仿真 ,發(fā)現(xiàn)數(shù)據(jù)和時(shí)鐘完全匹配等長(zhǎng) (以 匹配為例 ),仍有 的差別 ,即 , Tflt_data_settle_delay_max Tflt_clk_max 取 Tmargin= 得到時(shí)鐘和數(shù)據(jù)的匹配為 ,即數(shù)據(jù)和時(shí)鐘的長(zhǎng)度匹配不 應(yīng)超過(guò) 。 在公共時(shí)鐘同步中 ,數(shù)據(jù)的發(fā)送和接收必須在一個(gè)時(shí)鐘周期內(nèi)完成 .同時(shí)器件的延時(shí)和 PCB走線的延遲也限制了公共時(shí)鐘總線的最高理論工作頻率 .故公共時(shí)鐘同步一般用于低于 200MHz～ 300MHz 的傳輸速率 ,高于這個(gè)速率的傳輸 ,一般應(yīng)引入源同步技術(shù) .源同步技術(shù)工作在相對(duì)的時(shí)鐘系統(tǒng)下 ,采用數(shù)據(jù)和時(shí)鐘并行傳東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 時(shí)序分析 25 輸 ,傳輸速率主要由數(shù)據(jù)和時(shí)鐘信號(hào)間的時(shí)差決定 ,這樣可以使系統(tǒng)達(dá)到更高的傳輸速率 .筆者通過(guò)對(duì)寬帶以太網(wǎng)交換機(jī)主機(jī)和子卡板進(jìn)行信號(hào)完整性分析、時(shí)序分析及其仿真 ,大大縮短了產(chǎn)品的設(shè)計(jì)周期 ,通過(guò)分析仿真有效 地解決了高速設(shè)計(jì)中出現(xiàn)的信號(hào)完整性、時(shí)序等方面的問(wèn)題 ,充分保證了設(shè)計(jì)的質(zhì)量和設(shè)計(jì)速度 ,真正做到了 PCB 板的一次通過(guò) .主板和子卡板目前已經(jīng)通過(guò)調(diào)試 ,并順利轉(zhuǎn)產(chǎn) [9]。 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 設(shè)計(jì)實(shí)例 26 PCB 設(shè)計(jì)實(shí)例 —— 溫測(cè)器 總體電路圖見(jiàn)附錄一 簡(jiǎn)單的實(shí)物圖見(jiàn)附錄二 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 結(jié)論 27 結(jié) 論 通過(guò)三個(gè)多月的查閱資料修改，完成了上述一篇論文。本論文課題是：基于信號(hào)完整性分析的高速 PCB 設(shè)計(jì)，主要介紹了在高速 PCB 設(shè)計(jì)系統(tǒng)中 信號(hào)完整性(SI)的相關(guān)問(wèn)題，闡述了影響信號(hào)完整性的反射、串?dāng)_和 信號(hào)完整性中的時(shí)序分析 的相關(guān)理論并提出了減小反射和串?dāng)_得有效辦法。 討論了 基于 SpecctraQucst的 仿真模型的建立并對(duì)仿真結(jié)果進(jìn)行了分析 。 在充分考慮信號(hào)完整性的基礎(chǔ)上，運(yùn)用相應(yīng)的分析方法，借助強(qiáng)有力的 EDA 工具，設(shè)計(jì)出符合要求的 PCB 版圖，制出的 PCB 板性能穩(wěn)定可靠、系統(tǒng)工作正常?？s短了研發(fā)周期，降低了成本 。 隨著集成電路開(kāi)關(guān)速度的提高以及 PCB(Printed Circuit Board)板密度的增加，信號(hào)完整性問(wèn)題已成為高速 PCB 設(shè)計(jì)必須關(guān)注的問(wèn)題之一 。元器件和 PCB板的參數(shù)、元器件在 PCB 板上的布局、高速信號(hào)的布線等因素，都會(huì)引起信號(hào)完整性問(wèn)題，導(dǎo)致系統(tǒng)工作不穩(wěn)定，甚至完全不工作。如何在高速 PCB 設(shè)計(jì)過(guò)程中充分考慮信號(hào)完整性因素，并采取有效的控制措施，已成為當(dāng)今 PCB 設(shè)計(jì)業(yè)界的一個(gè)熱門課題。 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 致謝 28 致 謝 這次畢業(yè)論文能夠得以順利完成，是所有曾經(jīng)指導(dǎo)過(guò)我的老師，幫助過(guò)我的同學(xué)，一直支持著我的家人對(duì)我的教誨、幫助和鼓勵(lì)的結(jié)果。我要在這里對(duì)他們表示深深的謝意！ 首先要特別感謝我的指導(dǎo)老師 —— 黃河 老師。 黃 老師在我畢業(yè)論文的 撰寫過(guò)程中，給我提供了極大的幫助和指導(dǎo)。從開(kāi)始選題到中期修正，再到最終定稿，黃 老師給我提供了許多寶貴建議。 其次要感謝 東華理工大學(xué) 所有曾經(jīng)為 2020 級(jí)電子信息工程專業(yè)任課的老師們 ，他們 教會(huì)我的不僅僅是專業(yè)知識(shí)，更多的是對(duì)待學(xué)習(xí)、對(duì)待生活的態(tài)度。 感謝我的父 母親，他們是我力量的源泉，只要有他們 ，不管面對(duì)什么樣的的困難，我都不會(huì)害怕。 感謝 大學(xué)的同學(xué)們 ，因?yàn)橛心?們的幫助，我的論文得以順利完成。 大學(xué)四年給我了那么多的幫助與鼓勵(lì)，在我不開(kāi)心的時(shí)候，總能讓我開(kāi)心起來(lái)。不會(huì)忘記，大學(xué)四年里 我們一起渡過(guò)的歡樂(lè)時(shí)光，那些開(kāi)心的日子，總是那么令人難以忘懷。 最后對(duì)老師，同學(xué)和家人再次致以我最衷心的感謝 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 參考文獻(xiàn) 29 參考文獻(xiàn) 【 1】 （美）伯格丁著；《信號(hào)完整性分析 》（李玉山等譯） . 電子工業(yè)出版社， (202004出版 ) 【 2】 PCB 設(shè)計(jì)方法 . . 【 3】 冼志妙、朱雪花、襲著科；高速 PCB 的信號(hào)完整性分析及應(yīng)用 [J]；桂林工學(xué)院學(xué)報(bào)， 2020年 02 期 ， 1517 【 4】 吳伯春 ,龔清萍；信號(hào)完整性分析技術(shù) [J]；航空電子技術(shù)； 2020 年 02 期 ， 4142 【 5】 鄭常斌； PCB 信號(hào)完整性分析技術(shù) [D]； 。北京郵電大學(xué) 。 2020 年 ， 3335 【 6】 方國(guó)華 ,劉光斌 ,余志勇 。基于 IBIS 模型的信號(hào)完整性仿真分析 [J]； 電子產(chǎn)品可靠性與環(huán)境試驗(yàn) 。 2020 年 06 期 2223 【 7】 肖漢波；高速 PCB 設(shè)計(jì)中信號(hào)完整性的仿真與分析 [J]；電訊技術(shù)； 2528 【 8】 馮志宇；高速 PCB 設(shè)計(jì)中的信號(hào)完整性和傳輸延時(shí)分析 [J]；天中學(xué)刊 ， 110120 【 9】 Mark ； 《電磁兼容和印刷電路板》， ,人民郵電出版社， 2020， 4045 【 10】 《印制電路板設(shè)計(jì)》，范博，機(jī)械工業(yè)出版社， 2020， 124130 【 11】 Buchanan,.， McGrawHill Book Company； 《 Signal and Power Integrity in Digital Systems》1995 【 12】 李勇明 ,曾孝平； Codence EDA 中 PCB 分析工具 Specctraquest 的使用 [J]；計(jì)算機(jī)與數(shù)字工