【導(dǎo)讀】中規(guī)模集成電路及顯示器件構(gòu)成。ASIC完成從模擬量的輸入到數(shù)字量的輸出，性將有明顯的提高，系統(tǒng)功能的擴(kuò)展也會(huì)變得簡單。本設(shè)計(jì)采用NiosII處理器等FPGA芯片設(shè)計(jì)實(shí)現(xiàn)數(shù)字電壓、電流表。NiosII處理器和數(shù)碼管組成。在QuartusII軟件下配置NiosII處理器、SPI

　　

【正文】 EO CONVST CS RD 圖 322 邏輯關(guān)系圖 調(diào)理電路的設(shè)計(jì) 電壓信號(hào)衰減電路 因?yàn)?A/D 采樣芯片 AD7822 的供電電壓為 3V/5V，而一般的市電交流電壓為220V 左右，所以為了使 AD7822 能夠正常的工作，在其對(duì)電壓采樣前，要對(duì)電壓AD7822 FPGA 基于 Nios_II的電流 /電壓表設(shè)計(jì) 21 信號(hào)進(jìn)行衰減。 電壓信號(hào)衰減電路如圖 331所示。 本 設(shè)計(jì)中用阻抗進(jìn)行 1： 100 衰減，為防止衰減后信號(hào)電壓過小又通 過運(yùn)算放大電路以及多路開關(guān) CD4052 進(jìn)行信號(hào)放大，其中的 5． 1 V 穩(wěn)壓管起過壓保護(hù)作用。 圖 331 電壓衰減電路 電流轉(zhuǎn)換電壓電路 電流表的設(shè)計(jì)中因?yàn)椴杉降碾娏?是很低的電流，需要放大為電壓信號(hào)方便采集，所以采取用運(yùn)放的 I/U 電路。 如圖 332所示為電流 電壓轉(zhuǎn)換電路。 圖 332 電流轉(zhuǎn)換電壓電路 在理想運(yùn)放條件下，輸入電阻 Ri=0，因而 iF=iS，故輸出電壓 Rs比 Ri大得愈多，轉(zhuǎn)換精度愈高。 基于 Nios_II的電流 /電壓表設(shè)計(jì) 22 數(shù)據(jù)顯示 LED 數(shù)碼管介紹 本設(shè)計(jì)最終的數(shù)據(jù)顯示 采用八段 LED 數(shù)碼管，如圖 341所示。 圖 341 LED 數(shù)碼管 按發(fā)光二極管單元連接方式分為共陽極數(shù)碼管和共陰極數(shù)碼管。共陽數(shù)碼管是指將所有發(fā)光二極管的陽極接到一起形成公共陽極 (COM)的數(shù)碼管。共陽數(shù)碼管在應(yīng)用時(shí)應(yīng)將公共極 COM 接到 +5V，當(dāng)某一字段發(fā)光二極管的陰極為低電平時(shí)，相應(yīng)字段就點(diǎn)亮。當(dāng) 某一字段的陰極為高電平時(shí)，相應(yīng)字段就不亮。 共陰數(shù)碼管是指將所有發(fā)光二極管的陰極接到一起形成公共陰極 (COM)的數(shù)碼管。共陰數(shù)碼管在應(yīng)用時(shí)應(yīng)將公共極 COM 接到地線 GND 上，當(dāng)某一字段發(fā)光二極管的陽極為高電平 時(shí)，相應(yīng)字段就點(diǎn)亮。當(dāng)某一字段的陽極為低電平時(shí)，相應(yīng)字段就不亮。 顯示電路 顯示 電路采用了簡單的軟件譯碼移位輸出的方法，數(shù)碼管選用共陰極型。 在配置 NIOS II 時(shí)可將輸出引腳接到 LED 數(shù)碼管的引腳上，即可實(shí)現(xiàn)數(shù)據(jù)的顯示。其 內(nèi)部電路結(jié)構(gòu)圖如圖 342所示。 圖 342 顯示電路 基于 Nios_II的電流 /電壓表設(shè)計(jì) 23 4 軟件系統(tǒng)設(shè)計(jì) 概述 本設(shè)計(jì)的軟件系統(tǒng)主要由 A/D 采樣模塊和數(shù)碼管驅(qū)動(dòng)組成。 A/D 采樣模塊 通過對(duì)系統(tǒng)需求進(jìn)行 分析，此模塊的功能設(shè)計(jì)可分為數(shù)據(jù)采集控制邏輯、數(shù)據(jù)接口、 數(shù)據(jù)處理邏輯三部分，其整體 功能框架 如 圖 42所示。 圖 42 A/D 采樣模塊功能框架 功能描述： ⑴ 數(shù)據(jù)采集控制邏輯：產(chǎn)生 A/D 轉(zhuǎn)換需要的控制信號(hào)。 ⑵ 數(shù)據(jù)接口：提供一個(gè)外部 A/D 采集的數(shù)據(jù)流向 AVALON 總線的數(shù)據(jù)通道，主要是完成速度匹配，接口時(shí)序轉(zhuǎn)換。 ⑶ 數(shù)據(jù)處理單元：此部分主要是提供一些附加功能，如：檢測外部信號(hào)或內(nèi)部其它單元的工作狀態(tài)，進(jìn)行簡單信息處理。 數(shù)據(jù)采集控制邏輯 A/D 轉(zhuǎn)換由 AD7822 完成，需要 Nios II 處理器對(duì)其進(jìn)行控制，由 AD7822 的時(shí)序（見圖 ）可以知道，轉(zhuǎn)換過程由 啟動(dòng)信號(hào) CONVST（低有效）啟動(dòng)，當(dāng)片選信號(hào) CS 和讀信號(hào) RD 均為低時(shí)，進(jìn)行 A/D 轉(zhuǎn)換，轉(zhuǎn)換完成后，輸出 EOC（低有效）信號(hào)，此時(shí)可以讀取數(shù)據(jù) DB0DB7， 之后可以進(jìn)入下一個(gè)轉(zhuǎn)換周期。 該控制模塊用 C語言實(shí)現(xiàn)。 基于 Nios_II的電流 /電壓表設(shè)計(jì) 24 AD7822 接口 代碼 在這一部分，主要存在的問題是：相對(duì)于 AVALON 總線信號(hào)來說， A/D 采樣的速率非常低，而且， AVALON 總線的接口信號(hào)和 ADC0804 數(shù)據(jù)輸出的接口信號(hào)時(shí)序不一致。因此，要實(shí)現(xiàn)滿足要求的數(shù)據(jù)通道，要做到兩點(diǎn)，①數(shù)據(jù)緩沖，實(shí)現(xiàn)速率匹配。②信號(hào)隔離，實(shí)現(xiàn)接口時(shí) 序的轉(zhuǎn)換 。 AD7822 芯片與 FPGA 的邏輯關(guān)系如圖 所示， 各端口定義如下 : input [7:0] data。 input reset,clk,eoc。 input convst。 output cs,rd。 reg cs,rd。 parameter a=239。b00。 parameter b=239。b01。 parameter c=239。b10。 數(shù)據(jù)處理單元 在這一部分，設(shè)計(jì)中實(shí)現(xiàn)了外部數(shù)據(jù)的異常檢測，即、當(dāng)外部的數(shù)據(jù)超過預(yù)設(shè)的范圍時(shí)，數(shù)據(jù)處理模塊會(huì)向處理器輸出中斷信號(hào)，通知處理器進(jìn)行 處理。由于此部分在實(shí)現(xiàn)時(shí)沒有時(shí)序上的嚴(yán)格要求，只須完成功能需求即可，其難易與其實(shí)現(xiàn)的功能相關(guān)，就本例實(shí)現(xiàn)的功能而言，邏輯描述比較簡單。 仿真結(jié)果 AD7822 接口代碼仿真結(jié)果： 圖 4241 AD7822 接口代碼仿真結(jié)果 A/D 采樣控制所采數(shù)據(jù) 的仿真結(jié)果 ： 基于 Nios_II的電流 /電壓表設(shè)計(jì) 25 圖 4242 A/D 采樣控制所采數(shù)據(jù)的仿真結(jié)果 數(shù)碼管驅(qū)動(dòng)模塊 A/D 采樣所得數(shù)據(jù)要在數(shù)碼管上顯示出來，就需要驅(qū)動(dòng)程序來驅(qū)動(dòng)數(shù)碼管來完成其功能。 其端口定義為： input clk2。 input[7:0] data。 output[7:0] dig。 output[7:0] seg。 reg [7:0] r_dig。 reg [7:0] r_seg。 reg [3:0] disp_dat。 reg[2:0] a。 系統(tǒng)軟件流程圖 本設(shè)計(jì)的軟件流程圖如圖 44所示。 系統(tǒng)開始后，進(jìn)行初始化設(shè)置，接著 A/D轉(zhuǎn)換芯片對(duì)信號(hào)進(jìn)行采樣和 A/D轉(zhuǎn)換，程序控制讀取數(shù)據(jù)并進(jìn)行相應(yīng)處理后將數(shù)據(jù)送入數(shù)碼管進(jìn)行顯示，然后整個(gè)軟件程序結(jié)束。 基于 Nios_II的電流 /電壓表設(shè)計(jì) 26 圖 44 軟件流程圖 結(jié)論 本文以基于 Nios_II 的電流 /電壓表設(shè)計(jì)為選題，采用 VerilogHDL 硬件描述語言進(jìn)行描述 和 C 語言編寫相關(guān)程序，并運(yùn)用 Quartus II 、 NiosII等設(shè)計(jì)工具完成設(shè)計(jì) 。 在本設(shè)計(jì)中， 電流 /電壓表 由調(diào)理電路、 A/D 轉(zhuǎn)換芯片、 Nios II 處理器和 LED 數(shù)碼管四部分組成。 在理解 電流 /電壓表 工作原理和合理劃分頂層模塊的基礎(chǔ)上，使用 Quartus II 、 NiosII 等 EDA 工具自頂向下依次完成各個(gè)模塊的設(shè)計(jì)和仿真，逐步完成了整個(gè) 電流 /電壓表 的設(shè)計(jì)、仿真和綜合。 最終實(shí)現(xiàn) 實(shí)際電壓變化范圍： 0~25V，電流變化范圍： 0~1500mA。 在最終測試中，改變電位器的電位，電壓表會(huì)隨之改變相應(yīng)的電壓測量值，電流 /電壓表 功能穩(wěn)定，能夠滿足對(duì) 0~25V 電壓的測量。 開始 初始化 采樣保持 A/D 轉(zhuǎn)換 讀取數(shù)據(jù) 顯示 結(jié)束 基于 Nios_II的電流 /電壓表設(shè)計(jì) 27 本次設(shè)計(jì)是我在用 Nios II 處理器 設(shè)計(jì) 電流 /電壓表 的一次初步的研究。因此，在一些功能指標(biāo)上仍有一定的 不足和待 改進(jìn) 得空間。 如采集到的電壓保持的并不是很穩(wěn)定，可以采用穩(wěn)壓電路對(duì)其進(jìn)行穩(wěn)壓處理。也可對(duì)此設(shè)計(jì)進(jìn)行 必要的擴(kuò)展，如加入不同的測量量程，使其測量范圍更廣，適用性更強(qiáng)。 參考文獻(xiàn) （ 1） 周立功等， SOPC嵌入式系統(tǒng)實(shí)驗(yàn)教程（一），北京航空航天大學(xué)出版社， 2020。 （ 2） 周立功等 ,SOPC嵌入式系統(tǒng)基礎(chǔ)教程，北京航空航天大學(xué)出版社， 2020。 （ 3） 杜慧敏、李宥謀 ，基于 Verilog的 FPGA設(shè)計(jì)基礎(chǔ)，西安電子科技大學(xué)出版社， 2020。 （ 4） 夏宇聞， Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程，北京航空航天大學(xué)出版社 ,2020。 （ 5） 康華光，電子技術(shù)基礎(chǔ)（模擬部分），高等教育出版社， 2020。 （ 6） 傅豐林， Nios軟 核心嵌入式處理器設(shè)計(jì)大賽優(yōu)秀作品精選，西安電子科技大學(xué)出版社，2020。 （ 7） ALTERA 技術(shù)文檔， 。 （ 8） AD7822數(shù)據(jù)手冊(cè)， 1999。 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