【導(dǎo)讀】Integration，幾百萬(wàn)門以上)等幾個(gè)發(fā)展階段。在此期間先后出現(xiàn)了各種不同類。型的數(shù)字集成電路，從大的方面可以將它們分為三種類型。標(biāo)準(zhǔn)器件的生產(chǎn)批量大，成本低，價(jià)格便宜。由于其功能完全確定，版圖設(shè)。計(jì)時(shí)可將精力投入到提高性能上，因此這種器件的工作速度一般都很快。耗大，而且印刷電路版走線復(fù)雜，焊點(diǎn)多，致使系統(tǒng)的可靠性降低。就需要重新設(shè)計(jì)印刷電路。輯器件，它們較好的彌補(bǔ)了上述標(biāo)準(zhǔn)邏輯器件的缺陷。功能可由軟件自由配置，因而由它們構(gòu)成的數(shù)字系統(tǒng)靈活性大大增強(qiáng)。件的工作速度比較底，不能直接用于速度要求特別嚴(yán)格的場(chǎng)合。的出現(xiàn)在一定程度上克服了上述兩種邏輯器件的某些缺點(diǎn)。一個(gè)完整的數(shù)字電路系統(tǒng)也能用一片ASIC芯片實(shí)現(xiàn)。因此，使用ASIC能大大減。全定制的ASIC芯片的各層掩膜都是按特定的電路功能專門制造的。因此全定制的專用集成電路只在特大批量生產(chǎn)的情況下才適用。半定制產(chǎn)品是一種約束性設(shè)計(jì)方式。約束的主要目的是簡(jiǎn)化設(shè)計(jì)，

　　

【正文】 。 dout=00。 elsif(clk=39。139。 and clk39。event)then Start Addb_out=v Addb_out=1,b Even=1 Even=1 Polar_out=+1 Polar_out=1 Polar_out=0 Polar_out=1 Polar_out=+1 Y Y Y Y N N N 基于 VHDL語(yǔ)言的 HDB3碼編 /解碼器設(shè)計(jì) 22 if datain=11 then if even=39。139。 then dout=01。 正電平 1 else dout=11。 負(fù)電平 1 end if。 elsif(datain=01 or datain=10) then if even=39。139。 then even=39。039。 dout=11。 else even=39。139。 dout=01。 end if。 else dout=00。 end if。 end if。 end process。 end。 4）仿真的波形圖如下： HDB3 編碼器仿真波形 圖 35 HDB3 編碼器仿真波形 波形分析 圖 35是一路信碼經(jīng)過(guò)插 V補(bǔ) B后的輸出波形仿真圖， 輸出相對(duì)與輸入延時(shí)了 6 個(gè)脈沖周期。 圖中 datain 表示碼元輸入； clk 表示時(shí)鐘輸入； dout[1..0]表示 經(jīng)過(guò) 插 V、插 B和極性變換 后的二進(jìn)制數(shù)碼輸出 ， 00 表示 0碼 ， 01 表示 1，11表示 1。 基于 VHDL語(yǔ)言的 HDB3碼編 /解碼器設(shè)計(jì) 23 4 用 VHDL 語(yǔ)言設(shè)計(jì) HDB3 譯 碼器 HDB3 解碼器實(shí)現(xiàn)的基本原理 HDB3 譯碼器的整體模型 譯碼原理： （ 1）把原來(lái)的取代節(jié)（ 4個(gè)連零）找到即可，若 3連“ 0”前后非零脈沖同極性，則將最后一個(gè)非零元素譯為零，如 +1000+1 就應(yīng)該譯成“ 10000”，否則不用改動(dòng)；若 2 連 “ 0”前后非零脈沖極性相同，則兩零前后都譯為零，如 1001，就應(yīng)該譯為 0000，否則也不用改動(dòng) . （ 2） .再將所有的 1變換成 +1后，就可以得到原消息代碼。 ： library ieee。 use 。 use 。 entity hdb3decoder is port(clk:in std_logic。 datain:in std_logic_vector(1 downto 0)。 dout:out std_logic)。 end hdb3decoder。 architecture rtl of hdb3decoder is signal D1,D0:std_logic_vector(3 downto 0)。 signal t:std_logic_vector(1 downto 0)。 begin t=datain。 process(clk,datain)is begin if(clk=39。139。 and clk39。event)then D1(2 downto 1)=D1(3 downto 2)。 D0(2 downto 1)=D0(3 downto 2)。 end if。 end process。 process(clk,datain) is begin if(clk=39。139。 and clk39。event)then 基于 VHDL語(yǔ)言的 HDB3碼編 /解碼器設(shè)計(jì) 24 if ((t=11 and D1(3 downto 0)=0001 and D0(3 downto 0)=0001)or(t=01 and D1(3 downto 0)=0000 and D0(3 downto 0)=0001))then D1(3)=39。039。D0(3)=39。039。D1(0)=D1(1)。D0(0)=D0(1)。 elsif((t=11 and D1(3 downto 1)=001 and D0(3 downto 1)=001)or(t=01 and D1(3 downto 1)=000 and D0(3 downto 1)=001))then D1(3)=39。039。D0(3)=39。039。D1(0)=39。039。D0(0)=39。039。 else D1(3)=t(1)。D0(3)=t(0)。D1(0)=D1(1)。D0(0)=D0(1)。 end if。 end if。 end process。 process(clk)is begin if(clk=39。139。 and clk39。event) then if((D1(0)=39。139。 and D0(0)=39。139。)or(D1(0)=39。039。 and D0(0)=39。139。)) then dout=39。139。 else dout=39。039。 end if。 end if。 end process。 end。 HDB3 解碼器仿真波形 圖 41 HDB3 解碼器仿真波形 基于 VHDL語(yǔ)言的 HDB3碼編 /解碼器設(shè)計(jì) 25 5. 單 /雙極性變換的硬件實(shí)現(xiàn) 單 /雙極性變換的硬件實(shí)現(xiàn) 上述的程序下載到 FPGA 中最終的輸出結(jié)果并不是 “1”， “+1”， “0”的多電平變化波形，而是單極性雙電平的信號(hào)。在本設(shè)計(jì)中采用的單雙極性變換的芯片是 雙四選一數(shù)模選擇器 CD74HC4052。其中芯片的特性如下： CD74HC4052引腳圖 CD74HC4052的 DA轉(zhuǎn)換特性圖 由表 得出 把單極性轉(zhuǎn)換成雙極性的電路圖 如圖將單邊雙的輸出信號(hào)高位接上圖的 B,低位接上圖 BA 為 00 時(shí) ,13號(hào)引腳將選通 X0(12 號(hào)引腳 )即輸出 0 電平 ,當(dāng) BA 為 01 時(shí) ,13 號(hào)引腳將選通X1(14 號(hào)引腳 )即輸出 +5 伏的正電平 ,當(dāng) BA 為 11 時(shí) ,13 號(hào)引腳將選通 X3(7號(hào)引腳 )即輸出 5 伏的負(fù)電平 . 譯碼中雙 /單極性的硬件 實(shí)現(xiàn) HDB3 碼的雙單極性的變換以 AD790 和 SE5539為核心芯片組成的硬件電路；AD790 是一種低功耗、低偏置電壓雙通道的電壓比較器，還是一種高精度的電壓比較器， AD790 在雙極性時(shí)的工作電壓的范圍是 ～ +。 SE5539 是一種高頻率的集成運(yùn)放電路。 基于 VHDL語(yǔ)言的 HDB3碼編 /解碼器設(shè)計(jì) 26 +U1AD 7902371 45 8+U2 AD 7902371 45 8U 3A74LS041 2R1510 OhmR21K47K RR41K+ 5V+ 5V5V+ 5V+ 5V 5V+ 1V+ 5VH D B3_I N D EH D B3_OU T _LC10. 1uFC20. 1uF+U4 SE55391148103D11N 40071 2D21N 40071 2R5 36KR6150 OhmR 1036KD3 1N 4148D4 1N 4148D EH D B3_OU T _H5V+ 5V 按照上圖連接 ,HDB3_IN接的是從 CD74HC4052芯片 13號(hào)引腳的輸出信號(hào) ,按上圖連接時(shí)： 當(dāng)輸入為 +1 電平時(shí) DEHDB3_OUT_H 和 DEHDB3_OUT_L 將輸出 01 當(dāng)輸入 1 電平時(shí) DEHDB3_OUT_H 和 DEHDB3_OUT_L 將輸出 11 當(dāng)輸入為 0 電平時(shí) , DEHDB3_OUT_H 和 DEHDB3_OUT_L 將輸出 00. 基于 VHDL語(yǔ)言的 HDB3碼編 /解碼器設(shè)計(jì) 27 6 總結(jié) 系統(tǒng)設(shè)計(jì)思路小結(jié) 通過(guò)一步步有條不紊的分析和思考，更重要的是在設(shè)計(jì)中，根據(jù)實(shí)際情況，對(duì)設(shè)計(jì)初期的思想做不斷完善和改進(jìn)，因?yàn)樵谠O(shè)計(jì)之前的思路，只能說(shuō)是一個(gè)大體的方向，很多時(shí)候，實(shí)際的操作和設(shè)計(jì)要細(xì)致和復(fù) 雜的多，或者原來(lái)的想法根本就行不通，得從實(shí)際設(shè)計(jì)的角度一步步來(lái)完成了這樣一個(gè)系統(tǒng)設(shè)計(jì)。 總結(jié)一下實(shí)際操作的設(shè)計(jì)過(guò)程，可得到如下設(shè)計(jì)流程圖： 圖 51 總體設(shè)計(jì)流程圖 調(diào)試達(dá)到要求、完成設(shè)計(jì) 系統(tǒng)功能的硬件測(cè)試 學(xué)習(xí) VHDL 語(yǔ)言設(shè)計(jì) 分析 HDB3 碼編 /解碼器功能 確定設(shè)計(jì)方案 應(yīng)用 VHDL 進(jìn)行編程 對(duì)系統(tǒng)仿真測(cè)試、選擇合適芯片并定義管腳 仿真不通過(guò) 基于 VHDL語(yǔ)言的 HDB3碼編 /解碼器設(shè)計(jì) 28 課程設(shè)計(jì) 存在的問(wèn)題及不足 我設(shè)計(jì)的 HDB3 碼編 /解碼器雖然達(dá)到了預(yù)期的目的，但是，由于很多方面的影響，和設(shè)計(jì)時(shí)間的要求，在設(shè)計(jì)很多方面還是存在著不足之處 ,主要就是以下幾個(gè)方面： （ 1） 雖然實(shí)現(xiàn)的設(shè)計(jì) 要求的基本功能，但是所用方法較復(fù)雜，事實(shí)上還可能找到其他的建模方法。 （ 2） 硬件實(shí)現(xiàn)的可能性不高。 （ 3） 時(shí)序仿真的最后輸出不是很理想，無(wú)法消除毛刺現(xiàn)象，還需繼續(xù)改進(jìn)。 這些方面都需要我繼續(xù)學(xué)習(xí)下去，在不斷的積累當(dāng)中去想清楚、弄明白，豐富這些問(wèn)題，當(dāng)然，在豐富了自己的知識(shí)和經(jīng)驗(yàn)后，問(wèn)題應(yīng)會(huì)迎刃而解。 參考文獻(xiàn) （ 1）朱正偉著《 EAD技術(shù)及應(yīng)用》 .清華大學(xué)出版社。 2020； （ 2）林明權(quán)著《 VHDL數(shù)字控制系統(tǒng)設(shè)計(jì)范例》 . 電子工業(yè)出版社 （ 3）馮濤著《可編程邏輯器件開發(fā)技術(shù) MAX＋ plusⅡ入門與 提高》 人民郵電出版社（ 4） 《 EDA技術(shù)實(shí)用教程》 潘松 科學(xué)出版社 （ 5） 《基于 CPLD/FPGA的數(shù)字通信系統(tǒng)建模與設(shè)計(jì)》 段吉海 電子工業(yè)出版 社