電子設(shè)計自動化eda概述-資料下載頁
2025-01-08 19:37本頁面
【正文】 表文件（ a）軟件語言設(shè)計目標流程（ b）硬件語言設(shè)計目標流程HDL語言的種類? Candence公司的 Verilog HDL語言，于 1995年成為 IEEE標準，從 C語言發(fā)展而來。? Menter Graghics公司的 BLM語言，從PASCAL語言發(fā)展而來，未成為 IEEE標準。? Altera公司的 AHDL的語言，具有 C語言風格。 系統(tǒng)集成芯片成為 IC設(shè)計的發(fā)展方向，這一發(fā)展趨勢表現(xiàn)在如下幾個方面：216。 超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米(DeepSubmicron)工藝，如 ， 已經(jīng)走向成熟，在一個芯片上完成的系統(tǒng)級的集成已成為可能。216。 市場對電子產(chǎn)品提出了更高的要求，如必須降低電子系統(tǒng)的成本，減小系統(tǒng)的體積等，從而對系統(tǒng)的集成度不斷提出更高的要求。216。 高性能的 EDA工具得到長足的發(fā)展，其自動化和智能化程度不斷提高，為嵌入式系統(tǒng)設(shè)計提供了功能強大的開發(fā)環(huán)境。216。 計算機硬件平臺性能大幅度提高，為復雜的 SoC設(shè)計提供了物理基礎(chǔ)。EDA的發(fā)展趨勢EDA技術(shù)ASIC設(shè)計FPGA/CPLD可編程 ASIC 設(shè)計 門陣列（ MPGA）；標準單元（ CBIC）； 全定制；（ FCIC）； ASIC設(shè)計SOPC/SOC混合ASIC設(shè)計 EDA技術(shù)實現(xiàn)目標作為 EDA技術(shù)最終實現(xiàn)目標的 ASIC，通過三種途徑來完成：SOPC(SystemonaProgrammableChip ) 數(shù)字系統(tǒng)設(shè)計? 數(shù)字系統(tǒng) ： 處理數(shù)字信號的電子設(shè)備 ? 基本結(jié)構(gòu) ： 控制器＋處理器數(shù)字系統(tǒng)各部分功能? 數(shù)據(jù)處理器 功能：傳送數(shù)據(jù)，并對輸入數(shù)據(jù)進行算術(shù)運算和邏輯運算。 構(gòu)成：計數(shù)器、寄存器、存儲器、ALU…?控制器 功能：根據(jù)外部控制信號和從處理器反饋的狀態(tài)信號，按預定的算法綜合對應(yīng)控制信號，控制處理器在下一步執(zhí)行相應(yīng)操作。? 任務(wù)：通過系統(tǒng)設(shè)計將系統(tǒng)劃分為相對獨立而又 相互聯(lián)系的模塊（子系統(tǒng)）結(jié)構(gòu) ? 內(nèi)容：模塊結(jié)構(gòu)圖及各模塊的具體功能描述 模塊之間的數(shù)據(jù)流，控制流信息 模塊間的交互作用等? 要求： 功能正確、容易理解 可靠性高、易維護 各模塊容易實現(xiàn)等 結(jié)構(gòu)級系統(tǒng)設(shè)計過程 ： ? 任務(wù)： 明確功能和性能指標經(jīng)費開支? 可靠性? 開發(fā)周期等? 要求： 準確地，無二義性地，規(guī)范地 描述系統(tǒng)功能和性能性能級? 任務(wù)：通過邏輯設(shè)計將（子系統(tǒng)）轉(zhuǎn)化為實際硬件 /軟件的邏輯描述? 工具： HDL，邏輯圖等邏輯級任務(wù)：通過物理設(shè)計將各模塊轉(zhuǎn)換成 實際的 ASIC或電路板硬件，組 裝成系統(tǒng)。要求：性能 /價格比高（物理強度、抗 干擾能力；功耗；通用性；成本等） 主流： 元件： LSI， VLSI 物理級演講完畢，謝謝觀看！
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