習(xí)題3-組合邏輯電路分析與設(shè)計(jì)-數(shù)字電子技術(shù)-含答案-資料下載頁(yè)
2025-08-14 11:03本頁(yè)面
【正文】 0)；地址輸入 y：OUT STD_LOGIC) ； 輸出端END ENTITY mux41a；解：（1） （2）[] ，試編寫(xiě)一個(gè)實(shí)現(xiàn)變量A、B相異或的VHDL源程序。解：ENTITY orgate IS PORT（a，b：IN BIT； y：OUT BIT）； END ENTITY orgate；ARCHITECTURE one OF orgate ISBEGINy=a XOR b；END ARCHITECTURE one；[] 試編寫(xiě)一個(gè)實(shí)現(xiàn)半加器的VHDL源程序。解：ENTITY orgate IS PORT（a，b：IN BIT； S，C0：OUT BIT）； END ENTITY orgate；ARCHITECTURE one OF orgate ISBEGINS=a XOR b；C0=a AND b；END ARCHITECTURE one；[] ，若圖中門(mén)電路的延時(shí)均為5ns，試根據(jù)A的輸入波形，畫(huà)出Y1和Y的波形。解：Y1和Y的波形的波形圖如圖所示：[] ，判斷該電路是否存在冒險(xiǎn)現(xiàn)象，如果存在，請(qǐng)通過(guò)修改邏輯設(shè)計(jì)消除冒險(xiǎn)現(xiàn)象。解：分析電路得邏輯函數(shù)表達(dá)式：當(dāng)時(shí)，；當(dāng)時(shí)，；所以電路存在冒險(xiǎn)現(xiàn)象。如果通過(guò)修改邏輯設(shè)計(jì)消除冒險(xiǎn)現(xiàn)象，就加上冗余項(xiàng)。結(jié)果是：11
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