基于fpga的溫度檢測(cè)系統(tǒng)設(shè)計(jì)-資料下載頁(yè)
2025-08-10 16:11本頁(yè)面
【正文】 clk) begin case(current_state) st0: begin r=in_bcd[11:7]。 se=339。b110。 next_state=st1。 end st1: begin r=in_bcd[7:4]。 se=339。b101。 next_state=st2。 end st2: begin r=in_bcd[3:0]。 se=339。b011。 next_state=st0。 end endcaseendalways @(*) case(r) 439。h0: Seg = 839。b11111100。 439。h1: Seg = 839。b01100000。 439。h2: Seg = 839。b11011010。 439。h3: Seg = 839。b11110010。 439。h4: Seg = 839。b01100110。 439。h5: Seg = 839。b10110110。 439。h6: Seg = 839。b10111110。 439。h7: Seg = 839。b11100000。 439。h8: Seg = 839。b11111110。 439。h9: Seg = 839。b11110110。 default:Seg = 839。b00000000。 endcaseendmodule模塊創(chuàng)建如下：4 整體模塊連接 5 結(jié)束語(yǔ)這次課程設(shè)計(jì)讓我又一次加深了對(duì)Verilog語(yǔ)言的理解，并且在由Verilog這種純軟件的東西變成硬件的東西的過(guò)程中又對(duì)軟硬件的工作過(guò)程有更深層次的理解。而且我還做了之前Verilog課程設(shè)計(jì)沒(méi)有接觸過(guò)的一個(gè)流程——那就是綜合。當(dāng)我看到自己寫(xiě)的程序編程一個(gè)個(gè)邏輯門(mén)的連接的時(shí)候，感覺(jué)自己離集成電路又近一步了通過(guò)這次課程設(shè)計(jì)學(xué)習(xí)到很多東西，更加鞏固了所學(xué)的一些知識(shí)， 對(duì) FPGA 的一些知識(shí)有了更加一步的認(rèn)識(shí)，對(duì)電路抗干擾有了進(jìn)一步的了解，對(duì)電路的設(shè)計(jì)有了些許的經(jīng)驗(yàn)。由于所掌握的專業(yè)技術(shù)知識(shí)有限，課題設(shè)計(jì)及樣機(jī)制作僅限于基本階段，離專業(yè)計(jì)量工程儀器還有不少距離。例如系統(tǒng)的電路原理設(shè)計(jì)，樣機(jī)工藝設(shè)計(jì)及制作，控制程序設(shè)計(jì)，信號(hào)處理，測(cè)量精度等方面都存在這樣或那樣的問(wèn)題，使得性能樣機(jī)未能做到盡善盡美。這一切都將有待在今后的學(xué)習(xí)研究中進(jìn)一步努力。 參考文獻(xiàn)[1]. 夏宇聞，2008，《Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程》[M],北京航空航天大學(xué)出版社。[2]. 蔡偉綱，2007，《NiosII 軟件架構(gòu)解析》[M]，西安電子科技大學(xué)出版社。[3]. ALTERA 公司， 《CycloneEP2C5 使用手冊(cè)》[EB/OL]。[4]. 周樹(shù)南、張伯頤，2006，《電路與電子學(xué)基礎(chǔ)》[M]，科學(xué)出版社。[5]. 馬義忠、常蓬彬、馬浚，2005，《數(shù)字邏輯與數(shù)字系統(tǒng)》[M]，高等教育出版社。[6]. 黃智偉 ，2006，《全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽系統(tǒng)設(shè)計(jì)》[M]，北京航空航天大學(xué)出版社。[7]. 繼華，2006，《設(shè)計(jì)與驗(yàn)證 Verilog HDL》[M]，人民郵電出版社。[8]. 張洪潤(rùn)，2009，《FPGA/CPLD 應(yīng)用設(shè)計(jì) 200 例》[M]，北京航空航天大學(xué)出版社。
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