基于fpga的溫度檢測系統(tǒng)設計-資料下載頁
2025-08-10 16:11本頁面
【正文】 clk) begin case(current_state) st0: begin r=in_bcd[11:7]。 se=339。b110。 next_state=st1。 end st1: begin r=in_bcd[7:4]。 se=339。b101。 next_state=st2。 end st2: begin r=in_bcd[3:0]。 se=339。b011。 next_state=st0。 end endcaseendalways @(*) case(r) 439。h0: Seg = 839。b11111100。 439。h1: Seg = 839。b01100000。 439。h2: Seg = 839。b11011010。 439。h3: Seg = 839。b11110010。 439。h4: Seg = 839。b01100110。 439。h5: Seg = 839。b10110110。 439。h6: Seg = 839。b10111110。 439。h7: Seg = 839。b11100000。 439。h8: Seg = 839。b11111110。 439。h9: Seg = 839。b11110110。 default:Seg = 839。b00000000。 endcaseendmodule模塊創(chuàng)建如下：4 整體模塊連接 5 結束語這次課程設計讓我又一次加深了對Verilog語言的理解，并且在由Verilog這種純軟件的東西變成硬件的東西的過程中又對軟硬件的工作過程有更深層次的理解。而且我還做了之前Verilog課程設計沒有接觸過的一個流程——那就是綜合。當我看到自己寫的程序編程一個個邏輯門的連接的時候，感覺自己離集成電路又近一步了通過這次課程設計學習到很多東西，更加鞏固了所學的一些知識， 對 FPGA 的一些知識有了更加一步的認識，對電路抗干擾有了進一步的了解，對電路的設計有了些許的經(jīng)驗。由于所掌握的專業(yè)技術知識有限，課題設計及樣機制作僅限于基本階段，離專業(yè)計量工程儀器還有不少距離。例如系統(tǒng)的電路原理設計，樣機工藝設計及制作，控制程序設計，信號處理，測量精度等方面都存在這樣或那樣的問題，使得性能樣機未能做到盡善盡美。這一切都將有待在今后的學習研究中進一步努力。 參考文獻[1]. 夏宇聞，2008，《Verilog 數(shù)字系統(tǒng)設計教程》[M],北京航空航天大學出版社。[2]. 蔡偉綱，2007，《NiosII 軟件架構解析》[M]，西安電子科技大學出版社。[3]. ALTERA 公司， 《CycloneEP2C5 使用手冊》[EB/OL]。[4]. 周樹南、張伯頤，2006，《電路與電子學基礎》[M]，科學出版社。[5]. 馬義忠、常蓬彬、馬浚，2005，《數(shù)字邏輯與數(shù)字系統(tǒng)》[M]，高等教育出版社。[6]. 黃智偉 ，2006，《全國大學生電子設計競賽系統(tǒng)設計》[M]，北京航空航天大學出版社。[7]. 繼華，2006，《設計與驗證 Verilog HDL》[M]，人民郵電出版社。[8]. 張洪潤，2009，《FPGA/CPLD 應用設計 200 例》[M]，北京航空航天大學出版社。
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