【正文】 State = 439。d0。 end endcase endend reg [7:0]Move_t。 always@(posedge Clk_Cont[23] or negedge Reset)beginif(!Reset) begin Move_t = 839。d0。 endelse if(Move_t == 839。d95) Move_t = 839。d0。else Move_t = Move_t + 839。d1。endendmodule17第三章 系統(tǒng)調(diào)試與仿真 開(kāi)發(fā)環(huán)境介紹Quartus II 是 Altera 公司的綜合性 PLD 開(kāi)發(fā)軟件，支持原理圖、VHDL、VerilogHDL 以及 AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。Quartus II 支 持 Altera 的 IP 核 ， 包 含 了 LPM/MegaFunction 宏 功 能 模 塊 庫(kù) ，使 用 戶 可 以 充 分 利 用 成 熟 的 模 塊 ， 簡(jiǎn) 化 了 設(shè) 計(jì) 的 復(fù) 雜 性 、 加 快 了 設(shè) 計(jì) 速 度 。 對(duì) 第 三方 EDA 工 具 的 良 好 支 持 也 使 用 戶 可 以 在 設(shè) 計(jì) 流 程 的 各 個(gè) 階 段 使 用 熟 悉 的 第 三 方EDA 工 具 。此 外 ， Quartus II 通 過(guò) 和 DSP Builder 工 具 與 Matlab/Simulink 相 結(jié) 合 ， 可以 方 便 地 實(shí) 現(xiàn) 各 種 DSP 應(yīng) 用 系 統(tǒng) ； 支 持 Altera 的 片 上 可 編 程 系 統(tǒng) （ SOPC） 開(kāi) 發(fā) ，集 系 統(tǒng) 級(jí) 設(shè) 計(jì) 、 嵌 入 式 軟 件 開(kāi) 發(fā) 、 可 編 程 邏 輯 設(shè) 計(jì) 于 一 體 ， 是 一 種 綜 合 性 的 開(kāi) 發(fā) 平臺(tái) 。 調(diào)試與仿真 創(chuàng)建工程在 Quartus II 中 新 建 一 個(gè) Verilog HDL File 文 件 ， 將 Verilog HDL 代 碼 輸入 這 個(gè) 文 件 ， 并 保 存 到 工 作 目 錄 ， 名 為 。利 用 new preject wizard 工 具 創(chuàng) 建 一 個(gè) 工 程 ， 工 程 名 為 led,頂 層 文 件 實(shí) 體名 為 led， 并 將 上 面 創(chuàng) 建 的 文 件 加 入 到 工 程 中 。18 編 譯 前 設(shè) 置（ 1） 選 擇 目 標(biāo) 芯 片 。 用 assignmemts?settings 命 令 ， 彈 出 settings 對(duì) 話框 ， 選 擇 目 標(biāo) 芯 片 為 EP3C55F484C8。圖 31 選 擇 目 標(biāo) 器 件（ 2） 選 擇 工 作 方 式 ， 編 程 方 式 ， 及 閑 置 引 腳 狀 態(tài)單 擊 上 圖 中 的 deviceamp。pin options 按 鈕 ， 彈 出 deviceamp。pin options 窗 口 。 在 General 項(xiàng) 中 選 中 autorestart configuration after error,使 對(duì) FPGA 的 配置 失 敗 后 能 自 動(dòng) 重 新 配 置 ， 并 加 入 JTAG 用 戶 編 碼 。19 圖 32 選 擇 配 置 器 件 工 作 方 式在 configuration 項(xiàng) 中 ， 其 下 方 的 Generate pressed bitstreams 處 打 勾 ，這 樣 就 能 產(chǎn) 生 用 于 EPCS 的 POF 壓 縮 配 置 文 件 。在 Configuration 選 項(xiàng) 頁(yè) ， 選 擇 配 置 器 件 為 EPCS1， 其 配 置 模 式 選 擇 為active serial。20圖 33 選 擇 編 程 方 式在 Unused pins 項(xiàng) ， 將 目 標(biāo) 器 件 閑 置 引 腳 狀 態(tài) 設(shè) 置 高 阻 態(tài) ， 即 選 擇 As input,tristated。圖 34 設(shè) 置 閑 置 引 腳 狀 態(tài) 全 程 編 譯設(shè) 置 好 前 面 的 內(nèi) 容 之 后 ， 就 可 以 進(jìn) 行 編 譯 了 。 選 擇 Processing 菜 單 中 start pilation， 在 窗 口 的 下 方 processing 欄 中 顯 示 編 譯 信 息 。21圖 35 全 程 編 譯 成 功 完 成完 成 后 在 工 程 管 理 窗 口 左 是 角 顯 示 了 工 程 led 的 層 次 結(jié) 構(gòu) 和 其 中 結(jié) 構(gòu) 模 塊 耗用 的 邏 輯 宏 單 元 數(shù) 。 此 欄 的 右 邊 是 編 譯 處 理 流 程 ， 包 括 數(shù) 據(jù) 網(wǎng) 表 建 立 、 邏 輯 綜 合 、適 配 、 配 置 文 件 裝 配 和 時(shí) 序 分 析 等 。 時(shí) 序 仿 真（ 1） 新 建 一 個(gè) 矢 量 波 形 文 件 ， 同 時(shí) 打 開(kāi) 波 形 編 輯 器 。 設(shè) 置 仿 真 時(shí) 間 為 50us,保 存 波 形 文 件 為 。（ 2） 將 工 程 led 的 端 口 信 號(hào) 名 選 入 波 形 編 輯 器 中 ， 所 選 的 端 口 有clk,enable 及 總 線 h0 和 h8。 設(shè) 置 clk 的 時(shí) 鐘 周 期 為 2us， 占 空 比 為 50%。22圖 36 選 擇 仿 真 控 制仿 真 器 參 數(shù) 設(shè) 置 。 選 擇 菜 單 Assignment 中 的 Settings， 在 Settings 窗 口 下選 擇 Simulator， 在 右 側(cè) 的 simulation mode 項(xiàng) 下 選 擇 timing， 即 選 擇 時(shí) 序 仿 真 ，并 選 擇 仿 真 激 勵(lì) 文 件 名 。 選 擇 simulation options 欄 ， 確 認(rèn) 選 定simulation coverage reporting。 毛 刺 檢 測(cè) Glitch detection 為 1ns 寬 度 。選中 Run simulation until all vector stimuli 全 程 仿 真 ?，F(xiàn) 在 所 有 設(shè) 置 進(jìn) 行 完 畢 ， 在 菜 單 processing 項(xiàng) 下 選 擇 start simulation，直 到 出 現(xiàn) simulation was successful， 仿 真 結(jié) 束 。 仿 真 文 件 simulation report 通 常 會(huì) 自 動(dòng) 彈 出 ， 否 則 選 擇 processing?simulation report 。23圖 37 仿 真 波 形 輸 出24第四章 結(jié)束語(yǔ)經(jīng)過(guò)為期一個(gè)月的畢業(yè)設(shè)計(jì)，我對(duì) Verilog 語(yǔ)言有了更加深刻的認(rèn)識(shí)。Verilog HDL 是超高速集成電路的硬件描述語(yǔ)言，它能夠描述硬件的結(jié)構(gòu)、行為與功能。另外，VHDL 具有并發(fā)性，采用自上而下的結(jié)構(gòu)式設(shè)計(jì) 方法，適合大型設(shè)計(jì)工程的分工合作。在編寫(xiě)程序的時(shí)候，我才發(fā)現(xiàn)能看懂程序和能自己寫(xiě)程序是兩個(gè)完全不同的概念，自己一開(kāi)始寫(xiě)程序時(shí)，即便是一個(gè)很簡(jiǎn)單的功能模塊，在編譯時(shí)也可能產(chǎn)生很多錯(cuò)誤，在不斷的改錯(cuò)過(guò)程中，自己對(duì) Verilog 語(yǔ)言的語(yǔ)法結(jié)構(gòu)有了深刻的理解，對(duì)編譯過(guò)程中常見(jiàn)的錯(cuò)誤也有了全面的認(rèn)識(shí)。通過(guò)這一個(gè)多月的畢業(yè)設(shè)計(jì)，我在熟悉了基于 FPGA 設(shè)計(jì)的同時(shí)，也學(xué)到了很多在學(xué)習(xí)課本知識(shí)時(shí)所體會(huì)不到的東西。完成此次設(shè)計(jì)后，我不僅能對(duì) Quartus II 開(kāi)發(fā)仿真軟件熟練操作，能達(dá)到學(xué)以致用，同時(shí)還掌握了矩陣鍵盤(pán)和 1616 點(diǎn)陣的工作原理。經(jīng)過(guò)這一過(guò)程，我發(fā)現(xiàn)平常的學(xué)習(xí)在注重理論知識(shí)的掌握同時(shí)，要加強(qiáng)實(shí)驗(yàn)環(huán)節(jié)，只有通過(guò)不斷地實(shí)踐，我們才能把知識(shí)掌握的更牢固，理解的更透徹。答謝辭 非常感謝鄭正兵老師這一個(gè)多月的悉心指導(dǎo)和催促，在我做這次基于 FPGA 的 LED 顯示屏的過(guò)程中，遇到針對(duì) PFGA 的有關(guān)知識(shí)不懂的地方，自己也想不到解決的辦法時(shí)，及時(shí)的與指導(dǎo)老師溝通，鄭老師也幫忙著查閱資料，鄭老師為人很謙虛，這么年輕懂得知識(shí)還真多，針對(duì)我們的問(wèn)題，鄭老師顯示指引我們的想法和思路，讓我們自己針對(duì)自己目前的狀況想到一個(gè)適合且可行的方法，而不是直接告訴我們?cè)撛趺醋?，讓我們?cè)谶@個(gè)過(guò)程中獨(dú)立思考，怎樣排除自己錯(cuò)誤的想法和做法，這樣我們既解決了目前的問(wèn)題，也知道有哪些方法不適合。也鍛煉了我們解決問(wèn)題的能力和獨(dú)立思考的能力。參考文獻(xiàn)［1］綜合電子設(shè)計(jì)與實(shí)踐，王振紅，清華大學(xué)出版社，2022 年 9 月第 2 版。25［2］EDA 實(shí)用技術(shù)及應(yīng)用，劉艷萍，國(guó)防工業(yè)出版社，2022 年第 1 版；［3］基于 QuartusII 的 FPGA/CPLD 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例，張麗敏，電子工業(yè)出版社，2022；［4］CPLD/FPGA 常用模塊與綜合系統(tǒng)設(shè)計(jì)實(shí)例精講，羅苑棠，電子工業(yè)出版社，2022。答辯小組評(píng)價(jià)意見(jiàn)（建議等第）： 答辯小組組長(zhǎng)教師簽名： 年 月 日三、系答辯委員會(huì)審定表1． 審定意見(jiàn)2．審定成績(jī)（等第）_____ ___ 系主