第四章組合邏輯模塊及其應(yīng)用-資料下載頁(yè)
2025-07-21 17:17本頁(yè)面
【正文】 當(dāng)邏輯函數(shù)的變量個(gè)數(shù)和數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)相同時(shí) ， 可直接用數(shù)據(jù)選擇器來(lái)實(shí)現(xiàn)邏輯函數(shù) 。 例 試用 8選 1數(shù)據(jù)選擇器 74151實(shí)現(xiàn)邏輯函數(shù)： ACBCABL ???A B CCABCBABCAL ????解： 將邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式： =m3+m5+m6+m7 畫出連線圖 。 YA D 3474151G 7 DD D D 16 2 DY1 DD02 A 5A0A B CL01 . 5 . 1 邏輯圖（ 2）當(dāng)邏輯函數(shù)的變量個(gè)數(shù)大于數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)時(shí)。 例 試用 4選 1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)： 解： 將 A、 B接到地址輸入端 ， C加到適當(dāng)?shù)臄?shù)據(jù)輸入端 。 作出邏輯函數(shù) L的真值表 ， 根據(jù)真值表畫出連線圖 。 CABCABL ???A 3 DD12 DY1 D0A0A B01C4 選1 數(shù)據(jù)選擇器L1 加法器 一 、 加法器的基本概念及工作原理 加法器 ——實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)的加法運(yùn)算 1． 半加器 ——只能進(jìn)行本位加數(shù) 、 被加數(shù)的加法運(yùn)算而不考慮低位進(jìn)位 。 列出半加器的真值表： BABABAS ????ABC ?畫出邏輯電路圖。 由真值表直接寫出表達(dá)式 : ABCSamp。=1如果想用與非門組成半加器，則將上式用代數(shù)法變換成與非形式： 由此畫出用與非門組成的半加器。 ABBABABABBAABBAABABABABAS ?????????????? )()(ABBABA ???? ABABC ??amp。amp。amp。amp。amp。ABSCABSC∑CO2．全加器 ——能 同時(shí)進(jìn)行本位數(shù)和相鄰低位的進(jìn)位信號(hào)的加法運(yùn)算。 由真值表直接寫出邏輯表達(dá)式 ， 再經(jīng)代數(shù)法化簡(jiǎn)和轉(zhuǎn)換得： 1iii1iii1iii1iiii ???? ???? CBACBACBACBAS1iii1iii1iii )()( ??? ??????? CBACBACBA1iii1iii1iii1iiii ???? ???? CBACBACBACBAC1iiiii )C( ???? BABA 根據(jù)邏輯表達(dá)式畫出全加器的邏輯電路圖： ∑COABiii 1C C iS iCI=1=1ABSCiiiiC i 1amp?！??iS 1iii ??? CBA?iC 1iiiii )C( ??? BABA 二、多位數(shù)加法器 4位串行進(jìn)位加法器 iB Ci 1iASiiCB C10A00S∑Bi i 1CAiiSiC1 01A CB1S∑Bi i 1CAiiSiC2 12A CB2S∑Bi i 1CAiiSiC3 23A CB3S∑C3本章小結(jié) 1． 常用的中規(guī)模組合邏輯器件包括編碼器 、 譯碼器 、 數(shù)據(jù)選擇器 、 數(shù)值比較器 、 加法器等 。 2． 上述組合邏輯器件除了具有其基本功能外 ， 還可用來(lái)設(shè)計(jì)組合邏輯電路 。 應(yīng)用中規(guī)模組合邏輯器件進(jìn)行組合邏輯電路設(shè)計(jì)的一般原則是：使用 MSI芯片的個(gè)數(shù)和品種型號(hào)最少 ， 芯片之間的連線最少 3． 用 MSI芯片設(shè)計(jì)組合邏輯電路最簡(jiǎn)單和最常用的方法是 ，用數(shù)據(jù)選擇器設(shè)計(jì)多輸入 、 單輸出的邏輯函數(shù)；用二進(jìn)制譯碼器設(shè)計(jì)多輸入 、 多輸出的邏輯函數(shù) 。
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