第4章原理圖與宏功能模塊設計-資料下載頁
2025-07-20 10:58本頁面
【正文】 軟件 ， 用 74161設計一個模 99的計數(shù)器 ，個位和十位都采用 8421BCD碼的編碼方式設計 ， 分別用置 0和置 1兩種方法實現(xiàn) ， 完成原理圖設計輸入 、 編譯 、 仿真和下載整個過程 。 44 基于 Quartus II軟件 ， 用 7490設計一個模 71計數(shù)器 ， 個位和十位都采用 8421BCD碼的編碼方式設計 ， 完成原理圖設計輸入 、 編譯 、 仿真和下載整個過程 。 45 基于 Quartus II， 用 74283（ 4位二進制全加器 ） 設計實現(xiàn)一個 8位全加器 ， 并進行綜合和仿真 ， 查看綜合結果和仿真結果 。 習 題 46 基于 Quartus II，用 74194（ 4位雙向移位寄存器）設計一個 “ 00011101”序列產(chǎn)生器電路，進行編譯和仿真，查看仿真結果。 47 基于 Quartus II軟件，用 D觸發(fā)器和適當?shù)拈T電路實現(xiàn)一個輸出長度為 15的 m序列產(chǎn)生器，進行編譯和仿真，查看仿真結果。 習 題 48 采用 Quartus II軟件的宏功能模塊 lpm_counter設計一個模 60加法計數(shù)器，進行編譯仿真，查看仿真結果。 49 采用 Quartus II軟件的宏功能模塊 lpm_rom，用查表的方式設計一個實現(xiàn)兩個 8位無符號數(shù)加法的電路，進行編譯仿真。 410 先用 lpm_rom設計 4bit 4bit和 8bit 8bit乘法器各一個，再用 Verilog分別設計 4bit 4bit和 8bit 8bit乘法器，比較兩類乘法器的運行速度和資源好用情況。 411 用數(shù)字鎖相環(huán)實現(xiàn)分頻，假定輸入時鐘頻率為 10MHz，要想得到 6MHz的時鐘信號，使用 altpll宏功能模塊實現(xiàn)該電路 。 習 題
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