10783-數(shù)字系統(tǒng)設(shè)計(jì)與pld應(yīng)用技術(shù)-資料下載頁
2025-07-13 20:21本頁面
【正文】 希望同學(xué)們?cè)谧詫W(xué)過程中注意以下幾點(diǎn)： 學(xué)生自學(xué)時(shí)，應(yīng)先仔細(xì)閱讀本大綱，明確大綱規(guī)定的課程內(nèi)容和考試目標(biāo)及所列各章中考核的知識(shí)點(diǎn)和考核要求，以便突出重點(diǎn)，有的放矢地掌握課程內(nèi)容。在了解考試大綱內(nèi)容的基礎(chǔ)上，根據(jù)考核知識(shí)點(diǎn)和考核要求，認(rèn)真閱讀教材，把握各章節(jié)的具體內(nèi)容，吃透每個(gè)知識(shí)點(diǎn)，對(duì)基本概念和基本原理必須深刻理解， 對(duì)基本方法牢固掌握，并融會(huì)貫通，在頭腦中形成完整的內(nèi)容體系。在自學(xué)各章節(jié)內(nèi)容時(shí)，能夠在理解的基礎(chǔ)上加以記憶，切勿死記硬背；同時(shí)在對(duì)一些知識(shí)內(nèi)容進(jìn)行理解把握時(shí)，聯(lián)系實(shí)際問題思考，從而達(dá)到深層次的認(rèn)識(shí)水平。為了提高自學(xué)效果，應(yīng)結(jié)合自學(xué)內(nèi)容，盡可能的多看一些例題和動(dòng)手做一些練習(xí)。在指定教材中，每張中均提供了例題，這些例題多為實(shí)際應(yīng)用的例子，具有代表性，考生應(yīng)在自學(xué)過程中仔細(xì)閱讀，從而幫助理解概念和應(yīng)用知識(shí)；此外，在各章末均附有豐富的習(xí)題，動(dòng)手做練習(xí)是達(dá)到理解、記憶、應(yīng)知應(yīng)會(huì)的好辦法。四、課程學(xué)分本課程總共五個(gè)學(xué)分，其中含實(shí)驗(yàn)一學(xué)分。五、對(duì)社會(huì)助學(xué)的要求 熟知考試大綱對(duì)課程提出的總要求和各章的知識(shí)點(diǎn)。 掌握各知識(shí)點(diǎn)要求達(dá)到的能力層次，并深刻理解對(duì)各知識(shí)點(diǎn)的考核目標(biāo)。 輔導(dǎo)時(shí)， 應(yīng)以考試大綱為依據(jù)，制定的教材為基礎(chǔ)，不要隨意增刪內(nèi)容，以免與大綱脫節(jié)。 輔導(dǎo)時(shí)，應(yīng)對(duì)學(xué)習(xí)方法進(jìn)行指導(dǎo)。提倡“認(rèn)真閱讀教材，刻苦鉆研教材，主動(dòng)爭取幫助，依靠自己學(xué)通”的方法。 輔導(dǎo)時(shí)， 要注意突出重點(diǎn)， 對(duì)學(xué)生提出的問題，不要有問即答，要積極啟發(fā)引導(dǎo)。 注意對(duì)應(yīng)考者能力的培養(yǎng)，特別是對(duì)自學(xué)能力的培養(yǎng)， 要引導(dǎo)學(xué)生逐步學(xué)會(huì)獨(dú)立學(xué)習(xí)，在自學(xué)過程中善于提出問題，分析問題，做出判斷， 解決問題。 要使學(xué)生了解試題的難易與能力層次高低兩者不完全是一回事，在各個(gè)能力層次中會(huì)存在不同難度的試題。六、關(guān)于命題考試的若干規(guī)定本大綱各章所提到的內(nèi)容和考核目標(biāo)都是考試內(nèi)容。試卷中對(duì)不同能力層次的試題比例大致是：“識(shí)記”為10%、“理解”為30%、“應(yīng)用” 為60%。試題難易程度應(yīng)合理：易、較易、較難、難比例為：2：3：3：2。每份試卷中，各類考核點(diǎn)所占比例約為：重點(diǎn)占65%，次重點(diǎn)占25%，一般占10%。本課程命題采用的基本題型包括填空題、簡答題、程序分析、程序設(shè)計(jì)等。考試采用閉卷筆試，考試時(shí)間150分鐘，采用百分制評(píng)分，60為及格。附錄 題型示例（樣題）一、填空題（20分）模塊聲明包括________、___________、________幾個(gè)模塊。寬度為1位的變量稱為___________。二、簡答題（20分）基于FPGA/CPLD的數(shù)字系統(tǒng)設(shè)計(jì)流程包括哪些步驟？三、程序分析題（20分）試分析下述Verilog HDL程序所描述的邏輯功能：module count4(out,reset,clk)。input reset,clk。 output reg[3:0] out。always @(posedge clk)beginif(reset) out=0。 else out=out+1。 endendmodule四、程序設(shè)計(jì)題（40分）用Verilog HDL語言設(shè)計(jì)一個(gè)四人表決器，Y為輸出1表示通過，0表示沒通過，（A,B,C,D）為四個(gè)輸入，要求：（1）、給出Y的邏輯表達(dá)式；（2）、利用Verilog HDL語言編寫程序?qū)崿F(xiàn)四人表決器功能。用Verilog設(shè)計(jì)一個(gè)8位二進(jìn)制加法計(jì)數(shù)器，帶異步復(fù)位端口。10 / 1
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1