【導讀】據、圖片資料真實可靠。果不包含他人享有著作權的內容。對本論文所涉及的研究工作做出貢獻的其他個人和集。體，均已在文中以明確的方式標明。本學位論文的知識產權歸屬于培養(yǎng)單位。搶答器作為一種工具，已經廣泛應用于各種智力和知識競賽場合。頻率較低，且有的要么制作復雜，要么可靠性低，減少興致。作為一個單位若專購一臺搶。再購置一臺新的就會影響活動的開展，因此設計了本搶答器。本設計是以八路搶答器為基本概念。從實際應用出發(fā),利用電子設計自動化技術,和可編程邏輯器件設計具有擴充功能的搶答器。該搶答器的設計利用Protel完成了原理。公司的EPM240T100C5N芯片來實現搶答器的系統(tǒng)功能，該搶答器具有很強的功能擴充性，

　　

【正文】 其他 CPLD 芯片，即寫入代碼即可。如果要對芯片進行其它設計，比如進行交通燈設計，要重新畫原理圖、或寫硬件描述語言，重復以上工作過程，完成設計。這種修改設計相當于將房屋進行了重新裝修，這種裝修對 CPLD 來說可進行上萬次。 2 各模塊的程序 19 （ ） 編碼部分程序代碼 LIBRARY ieee。 USE 。 ENTITY change IS PORT(q1,q2,q3,q4,q5,q6,q7,q8: IN STD_LOGIC。定義引腳 clr : IN STD_LOGIC。 m: OUT STD_LOGIC_vector(3 downto 0)。 en: OUT STD_LOGIC)。 END change。 ARCHITECTURE a OF change IS BEGIN process(q1,q2,q3,q4,q5,q6,q7,q8,clr) variable temp:STD_LOGIC_vector(7 downto 0)。 begin temp:=q1amp。q2amp。q3amp。q4amp。q5amp。q6amp。q7amp。q8。 case temp is when01111111=m=0001。 when10111111=m=0010。 when11011111=m=0011。 when11101111=m=0100。 when11110111=m=0101。 when11111011=m=0110。 when11111101=m=0111。 when11111110=m=1000。 when others=m=1111。將選手號碼用二進制輸出 end case。 en = temp(7) AND temp(6) AND temp(5) AND temp(4) AND temp(3) AND temp(2) AND temp(1) AND temp(0) AND clr。 end process。 END a。 （ ） 鎖存部分程序代碼 20 LIBRARY ieee。 USE 。 USE 。 ENTITY lock IS PORT(s1: IN STD_LOGIC。 s2: IN STD_LOGIC。 s3: IN STD_LOGIC。 s4: IN STD_LOGIC。 s5: IN STD_LOGIC。 s6: IN STD_LOGIC。 s7: IN STD_LOGIC。 s8: IN STD_LOGIC。 clr: IN STD_LOGIC。 q1,q2,q3,q4,q5,q6,q7,q8: OUT STD_LOGIC)。 END lock。 ARCHITECTURE a OF lock IS BEGIN process(s1,s2,s3,s4,s5,s6,s7,s8,clr) begin if(clr =39。039。) then q1=39。139。q2=39。139。 q3=39。139。q4=39。139。 q5=39。139。q6=39。139。 q7=39。139。q8=39。139。當 clr 為低電平時， q1q8輸出高電平 else q1=s1。q2=s2。當 clr 為高電平，搶答開始，開始鎖存選手的編碼 q3=s3。q4=s4。 q5=s5。q6=s6。 q7=s7。q8=s8。 end if。 end process。 21 END a。 （ ） 搶答成功 led 燈亮部分程序代碼 LIBRARY ieee。 USE 。 USE 。 ENTITY t IS PORT(clk,en: in STD_LOGIC。 sound1:out STD_LOGIC)。 END t。 ARCHITECTURE a OF t IS BEGIN process(en,clk) begin if(clk39。event and clk=39。139。) then if(en=39。139。) then sound1=39。139。當時鐘信號在上升沿且主持人按鍵之后，燈亮 else sound1=39。039。 end if。end if。 end process。 END a。 （ ） 碼管顯示部分程序代碼 LIBRARY ieee。 USE 。 USE 。 ENTITY display IS PORT(m: IN STD_LOGIC_VECTOR(3 downto 0)。 BCD: out STD_LOGIC_VECTOR(7 downto 0))。 END display。 ARCHITECTURE a OF display IS BEGIN 22 PROCESS(m) BEGIN CASE m IS WHEN 0000 = BCD =00111111。 WHEN 0001 = BCD =00000110。 WHEN 0010 = BCD =01011011。 WHEN 0011 = BCD =01001111。 WHEN 0100 = BCD =01100110。 WHEN 0101 = BCD =01101101。 WHEN 0110 = BCD =01111101。 WHEN 0111 = BCD =00000111。 WHEN 1000 = BCD =01111111。 WHEN 1001 = BCD =01101111。 WHEN OTHERS = BCD =00000000。將鎖存的二進制數字用 7 段數碼顯示管顯示出來 END CASE。 END PROCESS。 END a。 () 頂層部分程序代碼 LIBRARY IEEE。 USE 。 USE 。 ENTITY total IS PORT(clk: IN STD_LOGIC。 clr: IN STD_LOGIC。 s1,s2,s3,s4,s5,s6,s7,s8 : IN STD_LOGIC。 sound1 : OUT STD_LOGIC。 BCD: OUT STD_LOGIC_vector(7 downto 0))。 END total。 ARCHITECTURE total_run OF total IS COMPONENT change 23 PORT(q1,q2,q3,q4,q5,q6,q7,q8: IN STD_LOGIC。 clr: IN STD_LOGIC。 m: OUT STD_LOGIC_vector(3 downto 0)。 en: OUT STD_LOGIC)。 END COMPONENT。 COMPONENT t PORT(clk,en: in STD_LOGIC。 sound1:out STD_LOGIC)。 END COMPONENT。 COMPONENT lock PORT(s1: IN STD_LOGIC。 s2: IN STD_LOGIC。 s3: IN STD_LOGIC。 s4: IN STD_LOGIC。 s5: IN STD_LOGIC。 s6: IN STD_LOGIC。 s7: IN STD_LOGIC。 s8: IN STD_LOGIC。 clr: IN STD_LOGIC。 q1,q2,q3,q4,q5,q6,q7,q8: OUT STD_LOGIC)。 END COMPONENT。 鎖存模塊結構體 COMPONENT display PORT(m: IN STD_LOGIC_VECTOR(3 downto 0)。 BCD: OUT STD_LOGIC_VECTOR(7 downto 0))。 END COMPONENT。譯碼部分結構體 signal en : STD_LOGIC。 signal m : STD_LOGIC_vector(3 downto 0)。 signal q1,q2,q3,q4,q5,q6,q7,q8 : STD_LOGIC。 BEGIN u1 : lock PORT MAP(s1,s2,s3,s4,s5,s6,s7,s8,clr,q1,q2,q3,q4,q5,q6,q7,q8)。 u2 : change PORT MAP(q1,q2,q3,q4,q5,q6,q7,q8,clr,m,en)。 24 u3 : t PORT MAP(clk,en,sound1)。 u4 : display PORT MAP(m, BCD)。 END total_run。主持人按下鍵燈亮