如何設(shè)計(jì)按鍵消抖-資料下載頁
2025-06-29 23:03本頁面
【正文】 et 復(fù)位信號；din 原始按鍵信號輸入； dout 去抖動輸出信號PORT(clk : IN STD_LOGIC 。reset : IN STD_LOGIC 。din : IN STD_LOGIC 。dout : OUT STD_LOGIC)。END ENTITY。ARCHITECTURE RTL OF xiaod ISTYPE state IS( s0,s1,s2,s3)。SIGNAL pre_s, next_s: state。BEGINP0:PROCESS( reset, clk )BEGINif reset = 39。039。 thenpre_s = s0。elsif rising_edge( clk ) thenpre_s = next_s。elsenull。end if。END PROCESS P0。P1:PROCESS( pre_s, next_s, din )BEGINcase pre_s iswhen s0 =dout = 39。139。if din = 39。139。 thennext_s = s0。elsenext_s = s1。end if。when s1 =dout = 39。139。if din = 39。139。 thennext_s = s0。elsenext_s = s2。end if。when s2 =dout = 39。139。if din = 39。139。 thennext_s = s0。elsenext_s = s3。end if。when s3 =dout = 39。039。if din = 39。139。 thennext_s = s0。elsenext_s = s1。end if。end case。END PROCESS P1。END RTL。該VHDL代碼描述了一個狀態(tài)機(jī)，其狀態(tài)轉(zhuǎn)換圖如圖所示：圖 5狀態(tài)轉(zhuǎn)換圖該狀態(tài)機(jī)有4個狀態(tài)：S0、SSS3，其中前3個狀態(tài)輸出高電平，最后一個狀態(tài)輸出低電平。初始狀態(tài)為S0，設(shè)按鍵未按下時為高電平，按下則為低電平。在按鍵按下到完全生效期間有一系列的抖動，對于持續(xù)時間為12個時鐘周期的低電平抖動將被消除，對于持續(xù)時間為3個或以上時鐘周期的低電平則認(rèn)為按鍵有效，輸出一個時鐘周期的低電平脈沖（讀者可以根據(jù)狀態(tài)轉(zhuǎn)換圖畫出相應(yīng)的時序圖進(jìn)行分析）。如果持續(xù)輸入為低電平，則每隔兩個時鐘周期輸出一個低電平，此時認(rèn)為按鍵處于長按輸入狀態(tài)，可以編程設(shè)置相應(yīng)功能。在按鍵松開階段其抖動也可以一樣被消除。適用于FPGA的按鍵消抖方法還有一些，如計(jì)數(shù)器型、D觸發(fā)器型等，在此就不作介紹了。通過上面一些按鍵消抖方法的介紹分析，我們可以看到，傳統(tǒng)單片機(jī)等系統(tǒng)大多是串行處理，即順序執(zhí)行，只能并行處理一些中斷程序。對于這樣的系統(tǒng)，只能采用單純軟件或硬件消抖，但都不那么完美。而對于FPGA等并行處理的系統(tǒng)，其優(yōu)勢就很明顯，只要片內(nèi)邏輯資源夠用，通過硬件加速軟件消抖的處理，完全可以做到按鍵消抖并行
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