cpld與51單片機(jī)數(shù)據(jù)通信設(shè)計eda大作業(yè)-資料下載頁
2025-06-29 17:55本頁面
【正文】 TH1=TL1=0xfd。TR1=1。}for(j=0。j10。j++)。}void delay2(){int i,j。for(i=0。i10。i++)for(j=0。j1000。j++)。}void main(){unsigned char i,hc。buf=0x5。sck=0。while(1){cs=1。hc=buf。cs=0。for(i=0。i8。i++){dat=hcamp。0x80。hc=hc1。sck=1。_nop_()。_nop_()。delay()。sck=0。}cs=1。while(P0==0xff)。delay2()。if(P0==0xfe)buf=1。else if(P0==0xfd)void main(){unsigned char i,hc,hc2。buf=0x6。sck=0。initck()。while(1){cs=1。hc2=hc=buf。cs=0。for(i=0。i8。i++){dat=hcamp。0x80。hc=hc1。sck=1。_nop_()。_nop_()。delay()。sck=0。}cs=1。while(hc2==buf)。buf=buf0x30。}}void fack() interrupt 4{RI=0。if(SBUF!=0)buf=SBUF。}方框里為用電腦發(fā)送數(shù)據(jù)，單片機(jī)接收，然后再送給 CPLD 顯示的程序buf=2。else if(P0==0xfb)buf=3。else if(P0==0xf7)buf=4。else if(P0==0xef)buf=5。else if(P0==0xdf)buf=6。else if(P0==0xbf)buf=7。else if(P0==0x7f)buf=8。while(P0!=0xff)。delay2()。}} 實(shí)驗(yàn)連接，鍵盤輸入口 P0，數(shù)據(jù)輸出口 sck=P3^dat=P3^cs=P3^3。：結(jié) 論通過此次課程設(shè)計，讓我對EDA這門技術(shù)有了更深的體會，并更好的學(xué)會了使用QuartusⅡ軟件進(jìn)行硬件設(shè)計。此次課程設(shè)計時基于Verilog HDL語言進(jìn)行的數(shù)據(jù)通信，在課程設(shè)計時，我逐漸掌握了Verilog HDL語言的語句及語法等的使用。但在學(xué)習(xí)過程中，也遇到了很多困難，由于剛剛學(xué)習(xí)EDA不久，所以很多細(xì)節(jié)內(nèi)容都不是很了解，尤其時VHDL語言的運(yùn)用。我先上網(wǎng)找了一些資料和程序，一點(diǎn)點(diǎn)的看，慢慢摸索著學(xué)習(xí)寫語句。最后在老師和同學(xué)的幫助下，終于完成了此設(shè)計，以后我會利用更多時間來學(xué)習(xí)EDA技術(shù)。EDA技術(shù)有著非常好的發(fā)展前景，是進(jìn)幾年電子工業(yè)的發(fā)展趨向，中國的EDA行業(yè)發(fā)展十分迅速，有著很大的潛力。參考文獻(xiàn)[1] 李國麗，：中國科技大學(xué)出版社，2022[2] 潘松， ：科學(xué)出版社，2022[3] 鄭家龍，王小海，：高等教育出版社，2022[4] 宋萬杰，羅豐， ：西安電子科技大學(xué)出版社，1999[5] 王金明， Verilog ：電子工業(yè)出版社，2022 [6] 劉明業(yè)，將敬旗， ：清華大學(xué)出版社，2022[7] Altera Corporation，“QuartusII Help Version ”[8] Synopsys Incorporated，“FPGA Compiler II/FPGA Express VHDL Reference Manual Version 1999，05”附錄與思考調(diào)試現(xiàn)象：實(shí)物： 仿真：仿真時輸入的 dat 為 4，CPLD 輸出的 decodeout 為）0x66，為 4 的七段碼，所以程序的時序正確。問題：當(dāng)數(shù)據(jù)通信時，用 led調(diào)試程序時，偶爾會出現(xiàn)數(shù)據(jù)顯示與發(fā)送的數(shù)據(jù)不一致現(xiàn)象，可能問題出現(xiàn)在 CPLD開發(fā)板的引腳電壓高低電平為 ,而 51單片機(jī)的引腳高低電平為 05v，導(dǎo)致兩者之間電壓不匹配，從而引起誤差，如有時 51dat腳輸出為 2v，而其認(rèn)為為低電平，但是 CPLD認(rèn)為為高電平，導(dǎo)致顯示出現(xiàn)錯誤。解決思路：電壓比較法：用運(yùn)算放大器構(gòu)成一個電壓比較器，設(shè)定其閾值電壓為 ，采用單電源供電，調(diào)節(jié)電源電壓 VCC使得當(dāng)輸入電壓大于閾值電壓時，比較器輸出端為 ，小于閾值電壓時，即為 0v。電路原理圖如下：三極管限壓法：當(dāng)使用如圖所示的電路時，5v 輸出端的輸出電壓大于 ，三極管給的發(fā)射極導(dǎo)通，產(chǎn)生一個壓降，是 ，而且此種方法對于三級管基極的電源電壓影響較小，大部分電流經(jīng)集電極流入地，流進(jìn)基極的只有流進(jìn)集電極的幾百分之一（取決于三極管的發(fā)大
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