【正文】 6.[12] 數(shù)字系統(tǒng)設(shè)計(jì)教程 [M].北京：北京航空航天大學(xué)出版社2008，110.[13]吳繼華 王誠(chéng)編. 設(shè)計(jì)與驗(yàn)證：Verilog HDL[M].北京：人民郵電出版社，2006，110.附錄設(shè)計(jì)代碼：module divider32(dividend,divisor,quotient,remain,clk,reset,start,over)。//quotient=A,remain=Binput[31:0] dividend,divisor。input clk,reset,start。output[31:0] quotient,remain。output over。reg[31:0] quotient,remain。reg over。reg[32:0] P。reg S。reg[5:0] t。reg status1,status2。always @(posedge clk or negedge reset) begin if(!reset) begin quotient=3239。b0。 remain=3239。b0。 P=3339。b0。 S=0。 t=639。b0。 status1=0。 status2=0。 over=0。 end else if(start==1) begin if(t==0) begin quotient=dividend。 remain=divisor。 P=3339。b0。 S=0。 t=t+1。 status1=0。 status2=0。 over=0。 end else if(t==33) status1=1。 else begin {S,P,quotient}=({S,P,quotient}1)。 status2=1。 t=t+1。 end end else begin quotient=3239。b0。 remain=3239。b0。 P=3339。b0。 S=0。 t=639。b0。 end end always @(status2) begin if(status2==1) begin if(S==1) P=P+remain。 else P=Premain。 if(P[32]==1) quotient[0]=0。 else quotient[0]=1。 status2=0。 end end always @(status1) if(status1==1) begin if(P[32]==1) begin P=P+remain。 remain=P。 t=0。 over=1。 end else begin remain=P。 t=0。 over=1。 end endendmodule測(cè)試代碼：module test。reg[31:0] dividend,divisor。reg clk,reset,start。wire[31:0] quotient,remain。wire over。always 5 clk=~clk。initial begin 0 clk=0。 reset=0。 start=0。 5 dividend=50。 5 divisor=4。 50 reset=1。 5 start=1。 400 start=0。 dividend=100。 divisor=32。 5 start=1。 400 start=0。 dividend=100。 divisor=32。 5 start=1。 400 start=0。 dividend=1000。 divisor=32。 5 start=1。 end divider32 m32(.dividend(dividend),.divisor(divisor),.quotient(quotient),.remain(remain),.clk(clk),.reset(reset),.start(start),.over(over))。 endmodule外文資料翻譯及原文使用指針單元庫(kù)的關(guān)于基基4的有無(wú)符號(hào)整數(shù)除法器的芯片設(shè)計(jì). Wang,. Huang,amp。. LinDepartment of Electrical EngineeringNational Sun YatSen UniversityKaohsiung, Taiwan 80424摘要一種采用digitrecurrence 除法算法和即時(shí)轉(zhuǎn)化算法的高速64位/32位整數(shù)除法器，其中包括一種高速信號(hào)修正器，用作此除法器的預(yù)處理電路。為了提高通過(guò)速率，本文設(shè)計(jì)的除法器使用基數(shù)4/2除法代替?zhèn)鹘y(tǒng)的基數(shù)2除法。即時(shí)余數(shù)調(diào)整功能也在除法器的轉(zhuǎn)換模塊中實(shí)現(xiàn)。整個(gè)電路用Verilog HDL（硬件描述語(yǔ)言）編寫(xiě)，采用Compass （），然后用SYNOPSYS合成。最后，制造出實(shí)際芯片并測(cè)試。測(cè)試結(jié)果令人滿意。此外，對(duì)采用相同方法設(shè)計(jì)的128位/64位有符號(hào)整數(shù)除法器進(jìn)行性能評(píng)估也是本課題的一項(xiàng)工作。整數(shù)除法是CPU設(shè)計(jì)中的關(guān)鍵運(yùn)算，因?yàn)橥瓿梢粋€(gè)整數(shù)運(yùn)算的時(shí)鐘周期數(shù)可能非常長(zhǎng)而且不可預(yù)測(cè)[1][2][3]。由于帶符號(hào)的計(jì)算機(jī)運(yùn)算，模數(shù)計(jì)算，加密密鑰的計(jì)算等等的要求使得除法器的角色變得越來(lái)越重要，帶余除法大體上分為兩種：digitrecurrence方法[4][5]，函數(shù)交互[4][6]，前者應(yīng)用的更廣泛。對(duì)于digitrecurrence算法，通常分為兩種除法方案，例如恢復(fù)和不恢復(fù)方案。但是他們都需要多個(gè)運(yùn)算步驟并產(chǎn)生一個(gè)商位。這兩種方案的效率都比較低，而且需要長(zhǎng)加法器/減法器來(lái)執(zhí)行余數(shù)位的調(diào)整。這些困難使整個(gè)微處理器的性能下降。盡管有人提出用高基數(shù)帶余除法克服這個(gè)問(wèn)題[5][7]，但還有些問(wèn)題沒(méi)有解決。首先，如何使被除數(shù)和除數(shù)準(zhǔn)確地標(biāo)準(zhǔn)化。第二，如何正確調(diào)整最終的商和余數(shù)而不會(huì)使用的H/W。另外，許多研究者都提出了提高運(yùn)行速度或者通過(guò)速率的方案[4][5][6][8][9][10]，實(shí)際的硬件環(huán)境下實(shí)現(xiàn)長(zhǎng)加法器始終是一個(gè)挑戰(zhàn)。這些困難包括如何滿足最小時(shí)鐘周期，如何快速地把所給數(shù)據(jù)標(biāo)準(zhǔn)化，如何控制不同模塊的運(yùn)行序列以保證競(jìng)爭(zhēng)冒險(xiǎn)問(wèn)題不會(huì)發(fā)生等等。本設(shè)計(jì)徹底的完成了用VLSI執(zhí)行64位/32位帶符號(hào)長(zhǎng)整數(shù)型除法器其中包括流水線式信號(hào)修正器，基數(shù)4/2digitrecurrence算法，即時(shí)轉(zhuǎn)換方案[6]。所提出的設(shè)計(jì)方法也可用于更長(zhǎng)的除法器，例如，128位/64位帶符號(hào)整數(shù)型除法器。所有工作都是在Cadence cadtool環(huán)境下使用集成COMPASS –微米 IP3M 器件庫(kù)的Verilog編寫(xiě)完成， 最終的芯片版圖輸出并轉(zhuǎn)移到TSMC（臺(tái)灣半導(dǎo)體制造公司）制造成品。最后，將成品組裝成雙列直插式組裝的實(shí)際芯片并使用ATS的IMS數(shù)字測(cè)試機(jī)進(jìn)行全面檢測(cè)。測(cè)試結(jié)果證實(shí)了本設(shè)計(jì)的正確性。2. 64位/32位帶符號(hào)整數(shù)型除法器的功能電路設(shè)計(jì)假設(shè)x,d,q代表除法運(yùn)算中的被除數(shù)，除數(shù)和余數(shù)。我們也指定r代表基數(shù)。定義殘留數(shù)（余數(shù)的其他部分）w，由此可得：據(jù)[5]，該數(shù)字，復(fù)發(fā)算法描述為如下：；商位 是通過(guò)商位的選擇功能實(shí)現(xiàn)的；G多的除數(shù)d。,；公式：公式1顯示了數(shù)據(jù)流劃分的一步雖然上述算法已經(jīng)寫(xiě)得文獻(xiàn)[5]，下面的懸而未決的問(wèn)題仍然會(huì)出現(xiàn)在實(shí)施：a）快速正常化的被除數(shù)、除法器被忽略。b）加法器是一個(gè)長(zhǎng)期需要在剩余的調(diào)整。c）額外的調(diào)整需要采取行動(dòng)時(shí)，最后一個(gè)周期的該除法包含基數(shù)非多位數(shù)。d）當(dāng)有除數(shù)執(zhí)行，對(duì)余數(shù)的調(diào)整是缺少。e）數(shù)據(jù)流控制單元是必需的，它提供正確的時(shí)序控制，使該司的結(jié)果可正確地放置在輸出端口總之，上述問(wèn)題會(huì)發(fā)生在實(shí)現(xiàn)一個(gè)有長(zhǎng)符號(hào)的除法器。如果這些問(wèn)題不解決高效，硬件除法將大又慢。 32和64位有、無(wú)符號(hào)整數(shù)除法器的設(shè)計(jì)在這項(xiàng)工作中，我們介紹一個(gè)改良的有、無(wú)符號(hào)長(zhǎng)128位和64位整數(shù)除法器的設(shè)計(jì)和一個(gè)物理的64位、32位有符號(hào)整數(shù)執(zhí)行芯片除法器。在長(zhǎng)期被忽略上述執(zhí)行問(wèn)題都解決。該我們的整數(shù)除法的關(guān)鍵問(wèn)題是列舉的設(shè)計(jì)如下：快速正規(guī)化正規(guī)化二進(jìn)制數(shù)據(jù)是主要除法的一次瓶頸[5][6]。如果正規(guī)化順序風(fēng)設(shè)計(jì)的繼續(xù)使用，被除數(shù)或除數(shù)的平均時(shí)間正?；瘯?huì)很長(zhǎng)。對(duì)正規(guī)化的任務(wù)是最重要的是找到領(lǐng)先地位“1”給定的二進(jìn)制數(shù)據(jù)。由于數(shù)據(jù)是未知的，最壞情況下的時(shí)間復(fù)雜性將是0[8][9]。從數(shù)據(jù)流的角度來(lái)看，組合設(shè)計(jì)會(huì)比序貫設(shè)計(jì)更快。因此，我們采取快速和擴(kuò)展的設(shè)計(jì)方法，以恢復(fù)正常的時(shí)間與代價(jià)的二進(jìn)制數(shù)據(jù)。假設(shè)的數(shù)據(jù)字長(zhǎng)度為N，這是權(quán)限是2。整個(gè)單詞分為子字與長(zhǎng)度為n，這亦是2。因此，其數(shù)量子字是N /注我們可以利用修改優(yōu)先編碼器找到領(lǐng)先的“1”一子字。在領(lǐng)先的“1”位的位置可以檢測(cè)到一個(gè)n位優(yōu)先編碼器。在PE輸出是二進(jìn)制代表性的引導(dǎo)“1”的立場(chǎng)在子字。輸出的代表性長(zhǎng)度，：我們?nèi)匀粺o(wú)法看出其全部領(lǐng)先的“1”是在這一階段，盡管各自的引導(dǎo)“1”是已知每個(gè)子字。門(mén)的N / N還N 輸入或門(mén)和另一個(gè)總PE，所謂的高層次PE，須生成它告訴子字領(lǐng)先的“1”是選信號(hào)位于。這個(gè)高層次的PE與所用的光電掃描器子字都被排列在一個(gè)分層格式。輸出高層次的PE是一個(gè)總的k選擇信號(hào)N/nwayto1多用戶實(shí)驗(yàn)。整個(gè)快速架構(gòu)正規(guī)化如圖。 其中N = 64和n = 4。值得注意的是，這些光電掃描器的產(chǎn)出都用于兩個(gè)任務(wù)：(1)計(jì)算需要的循環(huán)數(shù)用以產(chǎn)生正確的商和余數(shù)；(2)指示柱式位移器以正確地轉(zhuǎn)換原始數(shù)據(jù)。 除法附帶基2選擇函數(shù)。我們希望解決的下一個(gè)問(wèn)題是發(fā)生在除法最后一步的冗余步驟。因?yàn)榛?算法在除法過(guò)程中被使用，所以在除法的最后階段可能只有一位遺留在除法進(jìn)程中。如果基4選擇函數(shù)[5]在這個(gè)階段被使用，就需要額外的適應(yīng)環(huán)節(jié)以更正結(jié)果。這引進(jìn)額外的延時(shí)和硬件花費(fèi)等等。因此我們集成基2選擇函數(shù)用以克服這個(gè)問(wèn)題?？刂茊卧獙?huì)監(jiān)控留在被除數(shù)的位數(shù)，從而使根除法在最后一階段被執(zhí)行，此時(shí)被除數(shù)的位數(shù)是奇數(shù)的。此外，設(shè)計(jì)中我們可以利用被除數(shù)的首位和除法器可以在初始化時(shí)被探測(cè)的優(yōu)點(diǎn)，使除法的所有步驟在迭代數(shù)復(fù)發(fā)機(jī)制作用前被評(píng)估出來(lái)。從基4（高基數(shù)）商數(shù)選擇函數(shù)表中可以看出，余數(shù)是通過(guò)下面的等式計(jì)算出來(lái)的。其中qj+1是在步驟j+1產(chǎn)生的商，r是基數(shù)。同時(shí)余數(shù)必須返回，D＜w[j]＜D。這樣，我們趨向于使用查閱表以實(shí)現(xiàn)這個(gè)函數(shù)，上式中SEL()被稱作“商數(shù)選擇函數(shù)”，如圖3所示。顯然，余數(shù)的符號(hào)必須和被除數(shù)的符號(hào)相同。這會(huì)在除法的最后階段引起余數(shù)的調(diào)整問(wèn)題。通常需要用一個(gè)字長(zhǎng)的加法器解決此問(wèn)題。我們的設(shè)計(jì)中，除數(shù)和被除數(shù)都在歸一化之前轉(zhuǎn)換成正值。這時(shí)他們的符號(hào)信息將被保存并用來(lái)選擇由35位進(jìn)位存儲(chǔ)加法器產(chǎn)生的結(jié)果，3