【正文】 u1 : fir port map ( clk = input_clk, reset = reset(0), nd = input_ce, din = din, dout = dout)。end bb_arch。三 為HDL協(xié)同仿真完成MAC FIR的設(shè)計(jì) ——步驟2利用MATLAB 控制臺(tái)窗口，從d:\DSP\lab5 模塊。從Xilinx Blockset 174。 Basic Elements模塊集添加Black Box 模塊到設(shè)計(jì)中。分配 文件到此 Black Box 模塊。 1. 在桌面上雙擊MATLAB圖標(biāo)打開MATLAB指令窗口，或經(jīng)過Start Menu 224。 Programs 224。 MATLAB 224。 MATLAB 來打開。 2. 改變目錄到d:/DSP/lab5/: 在指令窗口鍵入 cd d:/DSP/lab5/3. 。一個(gè)含輸入、輸出和顯示屏和System Generator 圖標(biāo)的模型將包含在如圖732所示的模型。圖732 fir_bb_hdlcosim 模型從 Xilinx Blockset 174。 Basic Elements庫添加Black Box 模塊到設(shè)計(jì)中。 4． 一個(gè)Black Box 配置文件窗口彈出，顯示有效的VHDL 文件 (圖733 )。圖733 Black Box 配置文件對話框5． 選擇d:\DSP_E\lab5\ 文件，并點(diǎn)擊Parse Selected VHDL 按鈕分配它作為頂層實(shí)體。 這個(gè)Black Box 圖標(biāo)帶有相應(yīng)數(shù)量的端口和端口名稱將添加到圖733所示的設(shè)計(jì)中。圖734 Black Box 模塊添加到設(shè)計(jì)中一個(gè)配置文件也被打開，用一個(gè)頂層的VHDL實(shí)體輸入，通過它Black Box 將連接到仿真器。瀏覽整個(gè)配置文件和理解文件中的主要元件。注意到只訪問的VHDL 文件是頂層實(shí)體。為編譯 ModelSim 仿真器，它要求所有層次文件按照相應(yīng)的次序輸入。 圖735 在Black Box連接期間產(chǎn)生的配置文件6． (39。39。)之前添加以下行的實(shí)體 (39。39。)。 (39。39。)。 (39。39。)。 (39。39。)。 (39。39。)。 (39。39。)。7． 利用File 174。 Save保存配置文件，并關(guān)閉編輯器。8． 修改指明輸出端口尺寸 27 的UFIX類型為 to FIX 類型這一行 (如下所示)。(39。Fix_27_039。)。五 連接Black Box 圖標(biāo)到設(shè)計(jì)的輸入和輸出，從Xilinx Blockset 174。 Tools庫添加ModelSim圖標(biāo)。使協(xié)同仿真模式激活，并分配ModelSim 作為協(xié)同仿真模塊。 1． 連接Black Box 圖標(biāo)到輸入和輸出，連接好的設(shè)計(jì)應(yīng)該如圖736 所示。圖736 完成包含ModelSim 圖標(biāo)的設(shè)計(jì)2 雙擊Balck Box 模塊，如圖737 所示選擇ISE Simulator的仿真模式。圖737 協(xié)同仿真目錄鏈接4． 點(diǎn)擊OK 接受這些設(shè)置。5． 保存這個(gè)設(shè)計(jì)模型。六 執(zhí)行HDL協(xié)同仿真 ——步驟3設(shè)置仿真的stop time 為100 ，運(yùn)行仿真，研究其輸出，應(yīng)該在輸出窗口看到顯示的濾波器系數(shù)的輪廓。1． 利用 Simulation 174。 Simulation parameters ，在Stop time 欄內(nèi)鍵入100，設(shè)置仿真的停止時(shí)間為100。2． 在MATLAB命令窗口鍵入Ts=1，并按回車。3． 點(diǎn)擊 Run () 按鈕啟動(dòng)仿真。ISIM 仿真器將被后臺(tái)調(diào)用，結(jié)果將顯示在Simulink的 Scope 窗口中。也將看到指示Simulink 系統(tǒng)周期無效設(shè)置的警告信息，如圖738所示。圖738 Simulink 系統(tǒng)周期無效設(shè)置的警告信息4．當(dāng)仿真過程開始，在Simulink 窗口點(diǎn)擊顯示屏幕模塊，觀察其輸出，如圖739所示。圖739 顯示輸入和輸出的屏幕 5． 讓仿真運(yùn)行完成，觀察屏幕上的輸出，如圖740 所示。圖740 顯示整個(gè)運(yùn)行輸入和輸出的屏幕6． 關(guān)閉屏幕scope 窗口。7． 保存設(shè)計(jì)模型。附：如果Black Box的仿真模型選擇External Cosimulator，先在Xilinx Blockset中將ModelSim模塊拖入設(shè)計(jì)中，然后雙擊Black Box模塊，在彈出的菜單中為仿真模型選擇External Cosimulator，并在HDL Cosimulator框中鍵入ModelSim，點(diǎn)擊OK。 運(yùn)行Simulink時(shí)，將調(diào)用ModelSim。 觀察ModelSim 輸出窗口顯示的全部信號(hào)，如圖741所示。Scope窗口中可以得到利用ISE Simulator相同的結(jié)果。 最后，利用仿真器的副窗口中的 File 174。 Quit 關(guān)閉ModelSim 仿真器。圖741 ModelSim 輸出顯示整個(gè)運(yùn)行七 執(zhí)行硬件在環(huán)路校驗(yàn)利用System Generator 圖標(biāo)，產(chǎn)生硬件，校驗(yàn)通過演示板的設(shè)計(jì)工作。 1． 利用File 174。 Save As，在文件名稱欄鍵入 fir_hwcosim 。 2． 雙擊System Generator圖標(biāo)，并設(shè)置以下的參數(shù)： Compilation: Digilent _3S. (選擇硬件協(xié)同仿真 174。 Digilent_3S) Target Directory: d:/DSP/lab5/sp2e.確認(rèn)System Generator 模塊的窗口顯示part為Spartan xc3s2004ft256的器件。 圖742 System Generator GUI 顯示器件和速度3． 點(diǎn)擊Generate 按鈕，當(dāng)生成成功地完成時(shí)，新的Simulink 庫窗口將打開，一個(gè)帶有相應(yīng)數(shù)量輸入和輸出的被編譯的模塊將顯示。4． 拷貝fir__bb_hdlcosim_hwcosim 模塊，并將其添加到設(shè)計(jì)中，移去black box圖標(biāo)，連接fir_bb_hdlcosim_hwcosim到相應(yīng)的輸入和輸出完成這個(gè)設(shè)計(jì)。八 1． 連接電源電纜到演示板，點(diǎn)亮板上一個(gè)LED。2． 連接并行電纜到演示板上提供JTAG 連接器的一邊和計(jì)算機(jī)并口的另一邊。3． 在Simulink窗口點(diǎn)擊 run按鈕 ( ) 運(yùn)行仿真，配置的位流文件將被下載，仿真將被運(yùn)行。圖743 設(shè)計(jì)項(xiàng)目中添加硬件協(xié)同仿真模塊4． 仿真結(jié)果在輸出屏幕上顯示。如圖28 所示，按照圖742所示的連接，圖744的上部為經(jīng)過FPGA硬件輸出的結(jié)果，下部為經(jīng)過Black Box模塊的仿真結(jié)果。圖744 仿真結(jié)果顯示硬件輸出在上部，Simulink仿真在下部5． 當(dāng)完成時(shí)關(guān)閉電源。6． 保存設(shè)計(jì)模型，關(guān)閉MATLAB。167。 設(shè)計(jì)MAC FIR濾波器 前兩個(gè)設(shè)計(jì)項(xiàng)目成功地運(yùn)行已經(jīng)使你掌握構(gòu)造一個(gè)基于MAC濾波器的要求，以致System Generator 庫元件可以被創(chuàng)建。這個(gè)提供了訪問由其他設(shè)計(jì)工程師產(chǎn)生的濾波器的方便，所以他們可以利用這個(gè)結(jié)構(gòu)在其他項(xiàng)目中。它也可以容易地改造和適應(yīng)在System Generator 中的DSP設(shè)計(jì)環(huán)境。這個(gè)濾波器仍然需要參數(shù)化，達(dá)到系數(shù)可以對不同的濾波器技術(shù)條件改變。圖745 MAC FIR 濾波器結(jié)構(gòu)如圖745是基于MAC FIR濾波器的結(jié)構(gòu)圖，系數(shù)和數(shù)據(jù)需要存儲(chǔ)在存儲(chǔ)器系統(tǒng)中，為儲(chǔ)存有幾個(gè)存儲(chǔ)選項(xiàng)：塊RAM、分布RAM和移位寄存器SRL16E等。在這個(gè)實(shí)驗(yàn)中將利用雙口塊RAM存儲(chǔ)器來儲(chǔ)存數(shù)據(jù)和系數(shù)，隨數(shù)據(jù)被截獲，利用循環(huán)數(shù)據(jù)RAM緩沖器。所以RAM按混合模式配置，數(shù)據(jù)從口A寫入和讀出（RAM模式），系數(shù)只從口B讀出（ROM模式），具有循環(huán)RAM緩沖器的完全存儲(chǔ)器系統(tǒng)如圖746所示。 Data_addr 0 N1 N 2N1 ROM WE DIN_A A B Coef_addr CYCLIC COUNTER CYCLIC COUNTER LOGIC Coef_addr 92 93 94 95 … 183 92 93 94 95 96 183 92 93 94 95 96 Data_addr 0 1 2 3 …91 91 0 1 2 3 … 90 90 91 0 1 2 DIN D1 X X X …X D 2 X X X X … X D 3 X X X X X WE WE WE_B DIN_B 0 – N1 N – 2N1 WE RAM MUST BE: READ AFTER WRITE CE 圖746 循環(huán)RAM 緩沖器一 分析系數(shù)在 MATLAB 中 從d:/DSP_E/lab8 模塊，利用幾個(gè)MATLAB 指令如max 和 min分析系數(shù)，觀察系數(shù)，理解對信源的參數(shù)設(shè)置。 1. 在桌面上雙擊MATLAB圖標(biāo)打開MATLAB指令窗口，或經(jīng)過Start Menu 224。 Programs 224。 MATLAB 224。 MATLAB 來打開。 2. 改變目錄到d:/DSP_E/lab5/: 在指令窗口鍵入 cd d:/DSP/lab5/3. 。注意：這個(gè)濾波器要求的系數(shù)將加載到工作空間，變量coef 和采樣周期變量Ts打開此文件。 在 MATLAB 指令行鍵入coef 觀察系數(shù)。4． 鍵入max(coef) 觀察最大系數(shù)值。5． 鍵入min(coef) 觀察最小系數(shù)值。問題1：技術(shù)條件要求12位數(shù)據(jù)的系數(shù)。對12位系數(shù)的最佳格式是什么? 6． 取已經(jīng)產(chǎn)生的輸入信源的數(shù)據(jù)。7． 雙擊轉(zhuǎn)換開關(guān)在信源之間選擇。二 添加控制邏輯并對它參數(shù)化設(shè)計(jì)控制邏輯，用變量coef 對它參數(shù)化，設(shè)置采樣周期Ts，因?yàn)橹粚Ψ抡婵刂七壿嫺信d趣。仿真參數(shù)化后的邏輯校驗(yàn)它仍按照期望進(jìn)行工作。1． 在MATLAB中，從File——New——Model，新建一個(gè)子模型， 。2． 如圖747所示，從Xilinx 模塊集選擇相應(yīng)模塊添加到設(shè)計(jì)中。3． 設(shè)置coef_counter模塊的參數(shù)如下，保留其余的參數(shù)原有數(shù)值。 Number of Bits: 8 Arithmetic Type: Unsigned Initial Value: 92 Count To Value: 183 4． 設(shè)置data_counter模塊的參數(shù)如下，保留其余的參數(shù)原有數(shù)值。 Number of Bits: 7 Arithmetic Type: Unsigned Initial Value: 0 Count To Value: 91 Provide Enable Port: checked 5．添加控制邏輯，將驅(qū)動(dòng)data_counter 的en 端口以產(chǎn)生以下的數(shù)據(jù)地址序列： 0 1 2 3 … 90 91 91 0 1 2 3 ...89 90 90 91 0 1 2 3 …89 89 90 91en 6． 添加必須的邏輯，以產(chǎn)生具有以下特性的we 特性。 we: coef_addr: 92 93 182 183 92 93 94…182 183 92 93 …182 183 92 93 94 95 … 圖747 控制系統(tǒng) 7． 仿真設(shè)計(jì)的模型，校驗(yàn)其具有如圖748 所示的輸出結(jié)果。圖748 控制系統(tǒng)的仿真結(jié)果8． 除System Generator 和 Resource Estimator 圖標(biāo)之外。注意：可以選擇控制邏輯 (不選擇Gateway Out 和 scope)，并按CtrlG 來產(chǎn)生子系統(tǒng)。9． 修改頁鏈接的名稱為相應(yīng)的名稱 (例如： coef_addr, data_addr, we)10． 參數(shù)化由counters 和 constant組成的控制邏輯Parameterize the control logic consisting of both（現(xiàn)在設(shè)置 Sample Period為Ts ，因?yàn)橹粚Ψ抡婵刂七壿嫺信d趣）。 控制邏輯將連接到雙口存儲(chǔ)器，注意每個(gè)端口的寬度由它各自的輸入寬度確定，這些端口只可以有相互的寬度是16或32 倍更大的差別。提示：以下的MATLAB 函數(shù)可以利用在模塊參數(shù)化，使得設(shè)計(jì)更靈活。length(X) – returns length of the array Xlog2(Y) – returns log of integer Y to the base of 2ceil(N) – returns the smallest integer greater than or equal to the real number N 問題2：寫下應(yīng)該輸入的數(shù)據(jù)計(jì)數(shù)器data_counter模塊的表達(dá)式：Number of Bits: