【正文】 絕大多數(shù)系統(tǒng)的使用要求。另外，將DDS設(shè)計(jì)嵌入到FPGA芯片所構(gòu)成的系統(tǒng)中，其系統(tǒng)成本并不會增加多少，而購買專用芯片的價(jià)格則是前者的很多倍。因此，采用FPGA來設(shè)計(jì)DDS系統(tǒng)具有很高的性價(jià)比。1．混合設(shè)計(jì)應(yīng)用的出現(xiàn)通常專用集成電路ASIC（Application Specific Integrated Circuit）方法設(shè)計(jì)的電路在速度、尺寸及功能等方面優(yōu)于用現(xiàn)場可編程門陣列FPGA(Field Programmable Gate Array)方法設(shè)計(jì)的電路。隨著市場上對設(shè)計(jì)靈活性的要求日漸增強(qiáng)，ASIC和FPGA混合系統(tǒng)變得十分必要。電路實(shí)現(xiàn)要求具有如下能力：可實(shí)時(shí)更改硬件配置，能支持單套掩膜下的多種設(shè)計(jì)方案，并能延長產(chǎn)品使用壽命，所有這些促使設(shè)計(jì)人員尋找一種可以將具有集成度特性的ASIC電路與具有良好適應(yīng)性的FPGA電路結(jié)合起來的混合系統(tǒng)。設(shè)計(jì)人員可以設(shè)計(jì)一個(gè)基本的方案，并在后續(xù)的設(shè)計(jì)中再利用該方案，而使改動最小，這種設(shè)計(jì)思想能夠縮短設(shè)計(jì)時(shí)間、提高標(biāo)準(zhǔn)化程度。由于消費(fèi)類和辦公類產(chǎn)品從低端到高端覆蓋范圍很廣，可以有效地運(yùn)用這種基礎(chǔ)設(shè)計(jì)方法——每個(gè)系列的產(chǎn)品都可以加上不同的特性。打印機(jī)、傳真機(jī)、計(jì)算機(jī)和數(shù)字成像裝置都是利用這種設(shè)計(jì)思想的實(shí)例。由于FPGA處理乘法與加法的速度很快，它也適合于DSP應(yīng)用的設(shè)計(jì)。在構(gòu)建DSP系統(tǒng)時(shí)，可采用并行結(jié)構(gòu)和運(yùn)算算法來減少資源的使用，且其性能優(yōu)于單用途或多用途DSP芯片的性能。同時(shí)采用ASIC和FPGA優(yōu)化系統(tǒng)性能的DSP設(shè)計(jì)人員將獲得比單獨(dú)使用兩者中任何一種器件更好的性能。ASIC/FPGA混合系統(tǒng)適用于其他支持多種標(biāo)準(zhǔn)的設(shè)計(jì)，比如在單個(gè)芯片上設(shè)計(jì)支持USB接口、1394接口和相機(jī)接口的器件。與此類似，除沒有定義的特性或新標(biāo)準(zhǔn)外，其他都已成形，這種設(shè)計(jì)特別適合用ASIC/FPGA混合方法實(shí)現(xiàn)。如果不使用可編程邏輯，設(shè)計(jì)者必須在下列兩種方法之間做出抉擇：一是在明知PCI邏輯單元很可能會發(fā)生改變的情況下進(jìn)行芯片流片；二是待到設(shè)計(jì)要求非常穩(wěn)定時(shí)再行流片——這樣很可能會影響最終產(chǎn)品的進(jìn)度。如果同一個(gè)器件上既有可編程邏輯模塊又有ASIC芯片，上述情形就可以避免。其他類似的問題，比如說不同尺寸或是輸入/輸出方面的要求都可以在FPGA設(shè)計(jì)部分予以解決，而不是一有改動就要改變掩膜或制版。在電氣測控系統(tǒng)中，常常需要采集各種模擬量信號、數(shù)字量信號，并對它們進(jìn)行相應(yīng)的處理。一般情況下，測控系統(tǒng)中用普通MCU（如596等單片機(jī)或控制型DSP）是可以完成系統(tǒng)任務(wù)的。但當(dāng)系統(tǒng)中要采集的信號量特別多時(shí)（特別是各種信號量、狀態(tài)量），僅僅靠用普通MCU的資源就往往難以完成任務(wù)。此時(shí)，一般只能采取多MCU聯(lián)機(jī)處理模式，或者靠其它芯片擴(kuò)展系統(tǒng)資源來完成系統(tǒng)的監(jiān)測任務(wù)。這樣做不僅增加了大量的外部電路和系統(tǒng)成本，而且大大增加了系統(tǒng)的復(fù)雜性，因而系統(tǒng)的可靠性就會受一定影響，這顯然不是設(shè)計(jì)者所愿意看到的。本文所提出的一種基于FPGA技術(shù)的模擬量、數(shù)字量采集與處理系統(tǒng)，利用FPGA的I/O端口多，且可以自由編程支配、定義其功能的特點(diǎn)，配以VHDL編寫的FPGA內(nèi)部執(zhí)行軟件，能很好地解決采集的信號路數(shù)多的問題。因?yàn)橛肰HDL編寫的執(zhí)行軟件內(nèi)部對各組數(shù)字量是按并行處理的，而且FPGA硬件的速度是ns級的，這是當(dāng)前任何MCU都難以達(dá)到的速度，因此本系統(tǒng)比其它系統(tǒng)更能實(shí)時(shí)地快速地監(jiān)測信號量的變化2．經(jīng)濟(jì)因素影響混合系統(tǒng)的使用盡管從技術(shù)上可以將ASIC與FPGA相結(jié)合形成混合系統(tǒng)，但除非它在經(jīng)濟(jì)上合算，否則也不可能獲得設(shè)計(jì)人員的青睞。現(xiàn)在我們就來研究這個(gè)混合系統(tǒng)背后的經(jīng)濟(jì)因素。要利用ASIC的性能與密度優(yōu)勢，設(shè)計(jì)人員必須接收比FPGA設(shè)計(jì)更高的NRE（非經(jīng)常性工程成本）和更長的TAT（周轉(zhuǎn)時(shí)間）。與現(xiàn)成的FPGA不同，每個(gè)ASIC設(shè)計(jì)都需要定制的用于硅晶制版的掩膜。自定義的掩膜能使得線路和內(nèi)部連接，以使其更適于特定應(yīng)用的需要，應(yīng)而具有性能好、密度高的優(yōu)點(diǎn)。然而，掩膜的成本隨節(jié)點(diǎn)數(shù)的增加從而增長很快（幾乎每增加一個(gè)節(jié)點(diǎn)就翻倍），因此，多數(shù)情況下掩膜成本占芯片成本的很大一部分。舉例來說，假設(shè)一組掩膜的花費(fèi)為1百萬美元，對于只需用1000片這種芯片的應(yīng)用系統(tǒng)而言，單個(gè)芯片的成本遠(yuǎn)遠(yuǎn)超過1000美元，因?yàn)檠谀さ某杀荆òㄔS多其他的費(fèi)用）必須由所售芯片分?jǐn)?，所以只有該類ASIC芯片的需求量越大，單個(gè)芯片的成本才會下降。相反，F(xiàn)PGA是標(biāo)準(zhǔn)化產(chǎn)品，對于少量的設(shè)計(jì)過程，它的掩膜費(fèi)用由大量的用戶和芯片分?jǐn)?，所以所售出的單個(gè)芯片上的掩膜費(fèi)用很小。結(jié)果，對于每個(gè)技術(shù)節(jié)點(diǎn)都有一個(gè)用量門限，低于這個(gè)數(shù)值時(shí)采用FPGA芯片比用更小的ASIC芯片更為劃算。周轉(zhuǎn)時(shí)間TAT是另一主要的價(jià)格因素，直接影響到許多設(shè)計(jì)的面市時(shí)間。通常ASIC設(shè)計(jì)從布線到最終形成產(chǎn)品大概需要25個(gè)月，而如果采用FPGA，一旦顧客的RTL（寄存器傳輸級）描述方式確定下來，通常14周就能完成。有時(shí)，客戶需要采用多種設(shè)計(jì)流程，這使得有關(guān)NRE和TAT方面的問題更為復(fù)雜。由于每個(gè)ASIC設(shè)計(jì)都需要一套不同的掩膜，所以如果客戶發(fā)現(xiàn)完成的設(shè)計(jì)存在邏輯錯誤或是想再增加一些功能的話，那就必須從頭開始另外一次ASIC設(shè)計(jì)過程，這需要額外的NRE和硅晶制版時(shí)間。隨著硅制作技術(shù)的不斷提高及芯片設(shè)計(jì)日趨復(fù)雜，設(shè)計(jì)校驗(yàn)往往變得更為困難，出現(xiàn)邏輯錯誤的可能性也大大增加。多數(shù)情況下，設(shè)計(jì)人員迫于產(chǎn)品上市時(shí)間的壓力會在布線時(shí)進(jìn)行設(shè)計(jì)校驗(yàn)，有時(shí)會超出芯片流片的范圍，這樣就很有可能要對芯片進(jìn)行邏輯更新，使單片芯片的成本增加?？偠灾?，與FPGA設(shè)計(jì)相比，如今的ASIC設(shè)計(jì)能使芯片具有更好的性能和更小的體積。但是，過高的NER使得對非大批量生產(chǎn)，尤其對要求進(jìn)行多種設(shè)計(jì)流程的產(chǎn)品而言，價(jià)格非常昂貴。3．混合ASIC/FPGA解決方案說到混合ASIC/FPGA系統(tǒng)，與ASIC系統(tǒng)一樣，必須購買原始掩膜。但是當(dāng)將FPGA芯片與ASIC想結(jié)合時(shí)，就可使用可編程電路使單片芯片同時(shí)滿足多種應(yīng)用。這就有可能放棄原來的多重設(shè)計(jì)，某些情況下避免了費(fèi)用高昂的重新設(shè)計(jì)。如果客戶要求用相似的ASIC芯片來制造同一系列產(chǎn)品，就可以將FPGA線路與基礎(chǔ)ASIC邏輯單元想結(jié)合，并根據(jù)需要進(jìn)行配置以滿足多種應(yīng)用要求。類似地，在后續(xù)校驗(yàn)過程中用于糾正錯誤或者是為適應(yīng)市場變化所需要的邏輯更新，均可以采取適當(dāng)?shù)那度隖PGA內(nèi)核的辦法加以解決。問題是如果使用FPGA和ASIC兩片芯片能達(dá)到同樣的結(jié)果，為什么還要把FPGA嵌入ASIC呢？答案還得從技術(shù)和經(jīng)濟(jì)兩方面因素說起。從技術(shù)層面來看，對于某些特定的應(yīng)用，嵌入法能以更低的功耗獲得更高的系統(tǒng)性能。在ASIC芯片中嵌入FPGA，信號必須從ASIC傳到FPGA，然后再返回ASIC，這樣就避免了四次芯片邊界延遲，兩次卡交叉，以及由此引起的功耗。由于采用了ASIC和FPGA的片上連接，節(jié)省了ASIC輸入/輸出端口。從經(jīng)濟(jì)層面來看，嵌入法應(yīng)該是更為廉價(jià)的選擇。正如我們即將討論的那樣，F(xiàn)PGA結(jié)構(gòu)并不需要在基礎(chǔ)ASIC（與嵌入式快閃存儲器和嵌入式DRAM）之上或者之外添加任何半導(dǎo)體處理流程。ASIC成本的增加與嵌入式FPGA內(nèi)核所占據(jù)的面積有關(guān)，但是卻節(jié)省了第二個(gè)芯片的組裝、測試和封裝費(fèi)用。在某些情況下，如果在ASIC上嵌入FPGA并不需要重新設(shè)計(jì)系統(tǒng)，采用混合結(jié)構(gòu)會非常有利。例如，如果芯片的用量高達(dá)250000片，5萬個(gè)門的嵌入式FPGA具有較高的性價(jià)比。類似地，如果芯片的用量高達(dá)100000片，1萬個(gè)門的嵌入式FPGA比雙通路ASIC設(shè)計(jì)流程，那么相比ASIC方法，采用嵌入FPGA方案就更為劃算。這是因?yàn)樾枨罅啃r(shí)，附加設(shè)計(jì)過程所需的掩膜費(fèi)用（和NRE）占有單位芯片成本較大的比例，該附加成本比采用嵌入式FPGA電路所需要的較大面積的母片所產(chǎn)生的額外費(fèi)用要多。由以上分析可知技術(shù)與市場趨勢兩方面的要求是混合型ASIC/FPGA系統(tǒng)得以發(fā)展的主要原因。隨著科技的發(fā)展，掩膜成本越來越高，這使得在許多應(yīng)用中多重設(shè)計(jì)流程成本過于高昂。盡管如此，讓我們倍感幸運(yùn)的是，技術(shù)的發(fā)展同時(shí)使得將大量的FPGA邏輯門嵌入ASIC電路成為可能，足以解決某些設(shè)計(jì)更新問題；否則，就需要采用額外的設(shè)計(jì)流程。4．混合系統(tǒng)產(chǎn)品總覽IBM的Cu08（90nm）ASIC產(chǎn)品是IBM/Xilinx最早的混合產(chǎn)品（集成Xilinx公司的FPGA技術(shù)）。它由具有不同尺寸的三種FPGA模塊組成。在同一芯片上可以嵌入多個(gè)模塊，各個(gè)模塊的尺寸可以相互混合和匹配。具體來說，要將FPGA內(nèi)核移植到與ASIC產(chǎn)品所采用的半導(dǎo)體加工相同的半導(dǎo)體加工工藝上。移植過程中所遇到的問題與那些第三方IP移植的情形相類似。最大難點(diǎn)之一就是芯片的全面物理驗(yàn)證。通用的設(shè)計(jì)規(guī)則和晶體管設(shè)計(jì)要點(diǎn)多不同廠商間的IP兼容性要求相當(dāng)嚴(yán)格。如果檢測平臺和驗(yàn)證軟件能夠處理不同的設(shè)計(jì)規(guī)則，那么微小的差異是可以接受的。隨著越來越多的廠商共享IP，很可能需要設(shè)計(jì)這類具有較大靈活性的工具軟件。為了確保FPGA的嵌入能與ASIC的其余部分相兼容。必須在金屬層數(shù)的選擇上相一致。例如Cu08混合系統(tǒng)，F(xiàn)PGA模塊中配置了5層金屬層，這就需要對FPGA內(nèi)核重新布線，它原來是為擁有9層金屬層的標(biāo)準(zhǔn)產(chǎn)品而設(shè)計(jì)的。作為重新布線工作的一部分，設(shè)計(jì)FPGA模塊的功率分配時(shí)應(yīng)使其能與ASIC模塊的功率分配方案融為一體。注意要確保FPGA模塊需要的功率密度在ASIC模塊所供應(yīng)的范圍之內(nèi)。由于廣泛采用傳輸門結(jié)構(gòu)，F(xiàn)PGA模塊要求用1.2V標(biāo)準(zhǔn)電壓下，而系統(tǒng)中其他的部分則工作在更低的電源電壓。嵌入式FPGA模塊由可編程邏輯塊、配置邏輯、測試接口邏輯和與芯片內(nèi)網(wǎng)絡(luò)控制相關(guān)的簡化I/O緩沖構(gòu)成，同時(shí)支持多種終端用戶配置模式，包括JTAG調(diào)試端口、串行和并行模式。每個(gè)FPGA內(nèi)核可在不同時(shí)間配置，所以可以對所以FPGA內(nèi)核即時(shí)重配置。為設(shè)計(jì)新型混合芯片，人們正研制一種改進(jìn)的設(shè)計(jì)方法，其設(shè)計(jì)流程包含兩種成熟的設(shè)計(jì)方法：IBM的ASIC設(shè)計(jì)流程和XILINX和FPGA流程，還包括幾個(gè)第三方銷售商的合成工具。采用ASIC技術(shù)可將嵌入式FPGA與ASIC某層模型融合成一體。利用XILINX工具，可設(shè)計(jì)FPGA流，包括設(shè)計(jì)FPGA的時(shí)序收斂。設(shè)計(jì)者選擇使用約束條件或者是從XILINX工具流中詳細(xì)的時(shí)序方法使FPGA內(nèi)核接口處的ASIC系統(tǒng)時(shí)序收斂。如果先于ASIC設(shè)計(jì)就已知FPGA的配置，那么實(shí)際的時(shí)序信息就可以從FPGA工具傳至ASIC工具。如果嵌入式FPGA的配置未知，那么可利用時(shí)序信息完成ASIC設(shè)計(jì)，進(jìn)而完成嵌入式FPGA設(shè)計(jì)。如果在ASIC模塊制作過程中突然要改變嵌入式FPGA的設(shè)計(jì)方案，那么最終的時(shí)序信息將由先完成的ASIC模塊傳遞給FPGA工具，使新的FPGA模塊設(shè)計(jì)滿足時(shí)序閉合要求。芯片的邏輯設(shè)計(jì)必須先分割再進(jìn)行最后的合成。用做FPGA的邏輯設(shè)計(jì)必須與用做ASIC的邏輯設(shè)計(jì)分開處理。當(dāng)采用多個(gè)FPGA模塊時(shí)，各個(gè)模塊的設(shè)計(jì)與優(yōu)化都必須獨(dú)立完成。ASIC設(shè)計(jì)流程中處理FPGA模塊與處理其他大的可配置模塊相似，只是在端口分配上有所不同。在ASIC設(shè)計(jì)的初始階段，各個(gè)嵌入式FPGA模塊的端口分配可以調(diào)整以滿足布局規(guī)劃或時(shí)序要求。一旦ASIC的最終設(shè)計(jì)完成，那么接下來FPGA模塊配置時(shí)的端口分配就固定下來。IBM的ASIC設(shè)計(jì)方案和XILINX的FPGA設(shè)計(jì)方法都已經(jīng)有相關(guān)的書目可以參考。正如所預(yù)料的那樣，混合系統(tǒng)設(shè)計(jì)方法的大部分問題都體現(xiàn)在這兩種方法的結(jié)合處。兩種系統(tǒng)之間的通信機(jī)制可以通過創(chuàng)建數(shù)據(jù)轉(zhuǎn)換器來完成，然而，由于傳統(tǒng)的ASIC和FPGA設(shè)計(jì)流程存在明顯的結(jié)構(gòu)性差異，怎樣在兩個(gè)系統(tǒng)之間達(dá)到最優(yōu)確是個(gè)難題。16