【正文】 絕大多數(shù)系統(tǒng)的使用要求。另外，將DDS設計嵌入到FPGA芯片所構成的系統(tǒng)中，其系統(tǒng)成本并不會增加多少，而購買專用芯片的價格則是前者的很多倍。因此，采用FPGA來設計DDS系統(tǒng)具有很高的性價比。1．混合設計應用的出現(xiàn)通常專用集成電路ASIC（Application Specific Integrated Circuit）方法設計的電路在速度、尺寸及功能等方面優(yōu)于用現(xiàn)場可編程門陣列FPGA(Field Programmable Gate Array)方法設計的電路。隨著市場上對設計靈活性的要求日漸增強，ASIC和FPGA混合系統(tǒng)變得十分必要。電路實現(xiàn)要求具有如下能力：可實時更改硬件配置，能支持單套掩膜下的多種設計方案，并能延長產品使用壽命，所有這些促使設計人員尋找一種可以將具有集成度特性的ASIC電路與具有良好適應性的FPGA電路結合起來的混合系統(tǒng)。設計人員可以設計一個基本的方案，并在后續(xù)的設計中再利用該方案，而使改動最小，這種設計思想能夠縮短設計時間、提高標準化程度。由于消費類和辦公類產品從低端到高端覆蓋范圍很廣，可以有效地運用這種基礎設計方法——每個系列的產品都可以加上不同的特性。打印機、傳真機、計算機和數(shù)字成像裝置都是利用這種設計思想的實例。由于FPGA處理乘法與加法的速度很快，它也適合于DSP應用的設計。在構建DSP系統(tǒng)時，可采用并行結構和運算算法來減少資源的使用，且其性能優(yōu)于單用途或多用途DSP芯片的性能。同時采用ASIC和FPGA優(yōu)化系統(tǒng)性能的DSP設計人員將獲得比單獨使用兩者中任何一種器件更好的性能。ASIC/FPGA混合系統(tǒng)適用于其他支持多種標準的設計，比如在單個芯片上設計支持USB接口、1394接口和相機接口的器件。與此類似，除沒有定義的特性或新標準外，其他都已成形，這種設計特別適合用ASIC/FPGA混合方法實現(xiàn)。如果不使用可編程邏輯，設計者必須在下列兩種方法之間做出抉擇：一是在明知PCI邏輯單元很可能會發(fā)生改變的情況下進行芯片流片；二是待到設計要求非常穩(wěn)定時再行流片——這樣很可能會影響最終產品的進度。如果同一個器件上既有可編程邏輯模塊又有ASIC芯片，上述情形就可以避免。其他類似的問題，比如說不同尺寸或是輸入/輸出方面的要求都可以在FPGA設計部分予以解決，而不是一有改動就要改變掩膜或制版。在電氣測控系統(tǒng)中，常常需要采集各種模擬量信號、數(shù)字量信號，并對它們進行相應的處理。一般情況下，測控系統(tǒng)中用普通MCU（如596等單片機或控制型DSP）是可以完成系統(tǒng)任務的。但當系統(tǒng)中要采集的信號量特別多時（特別是各種信號量、狀態(tài)量），僅僅靠用普通MCU的資源就往往難以完成任務。此時，一般只能采取多MCU聯(lián)機處理模式，或者靠其它芯片擴展系統(tǒng)資源來完成系統(tǒng)的監(jiān)測任務。這樣做不僅增加了大量的外部電路和系統(tǒng)成本，而且大大增加了系統(tǒng)的復雜性，因而系統(tǒng)的可靠性就會受一定影響，這顯然不是設計者所愿意看到的。本文所提出的一種基于FPGA技術的模擬量、數(shù)字量采集與處理系統(tǒng)，利用FPGA的I/O端口多，且可以自由編程支配、定義其功能的特點，配以VHDL編寫的FPGA內部執(zhí)行軟件，能很好地解決采集的信號路數(shù)多的問題。因為用VHDL編寫的執(zhí)行軟件內部對各組數(shù)字量是按并行處理的，而且FPGA硬件的速度是ns級的，這是當前任何MCU都難以達到的速度，因此本系統(tǒng)比其它系統(tǒng)更能實時地快速地監(jiān)測信號量的變化2．經濟因素影響混合系統(tǒng)的使用盡管從技術上可以將ASIC與FPGA相結合形成混合系統(tǒng)，但除非它在經濟上合算，否則也不可能獲得設計人員的青睞?，F(xiàn)在我們就來研究這個混合系統(tǒng)背后的經濟因素。要利用ASIC的性能與密度優(yōu)勢，設計人員必須接收比FPGA設計更高的NRE（非經常性工程成本）和更長的TAT（周轉時間）。與現(xiàn)成的FPGA不同，每個ASIC設計都需要定制的用于硅晶制版的掩膜。自定義的掩膜能使得線路和內部連接，以使其更適于特定應用的需要，應而具有性能好、密度高的優(yōu)點。然而，掩膜的成本隨節(jié)點數(shù)的增加從而增長很快（幾乎每增加一個節(jié)點就翻倍），因此，多數(shù)情況下掩膜成本占芯片成本的很大一部分。舉例來說，假設一組掩膜的花費為1百萬美元，對于只需用1000片這種芯片的應用系統(tǒng)而言，單個芯片的成本遠遠超過1000美元，因為掩膜的成本（包括許多其他的費用）必須由所售芯片分攤，所以只有該類ASIC芯片的需求量越大，單個芯片的成本才會下降。相反，F(xiàn)PGA是標準化產品，對于少量的設計過程，它的掩膜費用由大量的用戶和芯片分攤，所以所售出的單個芯片上的掩膜費用很小。結果，對于每個技術節(jié)點都有一個用量門限，低于這個數(shù)值時采用FPGA芯片比用更小的ASIC芯片更為劃算。周轉時間TAT是另一主要的價格因素，直接影響到許多設計的面市時間。通常ASIC設計從布線到最終形成產品大概需要25個月，而如果采用FPGA，一旦顧客的RTL（寄存器傳輸級）描述方式確定下來，通常14周就能完成。有時，客戶需要采用多種設計流程，這使得有關NRE和TAT方面的問題更為復雜。由于每個ASIC設計都需要一套不同的掩膜，所以如果客戶發(fā)現(xiàn)完成的設計存在邏輯錯誤或是想再增加一些功能的話，那就必須從頭開始另外一次ASIC設計過程，這需要額外的NRE和硅晶制版時間。隨著硅制作技術的不斷提高及芯片設計日趨復雜，設計校驗往往變得更為困難，出現(xiàn)邏輯錯誤的可能性也大大增加。多數(shù)情況下，設計人員迫于產品上市時間的壓力會在布線時進行設計校驗，有時會超出芯片流片的范圍，這樣就很有可能要對芯片進行邏輯更新，使單片芯片的成本增加。總而言之，與FPGA設計相比，如今的ASIC設計能使芯片具有更好的性能和更小的體積。但是，過高的NER使得對非大批量生產，尤其對要求進行多種設計流程的產品而言，價格非常昂貴。3．混合ASIC/FPGA解決方案說到混合ASIC/FPGA系統(tǒng)，與ASIC系統(tǒng)一樣，必須購買原始掩膜。但是當將FPGA芯片與ASIC想結合時，就可使用可編程電路使單片芯片同時滿足多種應用。這就有可能放棄原來的多重設計，某些情況下避免了費用高昂的重新設計。如果客戶要求用相似的ASIC芯片來制造同一系列產品，就可以將FPGA線路與基礎ASIC邏輯單元想結合，并根據(jù)需要進行配置以滿足多種應用要求。類似地，在后續(xù)校驗過程中用于糾正錯誤或者是為適應市場變化所需要的邏輯更新，均可以采取適當?shù)那度隖PGA內核的辦法加以解決。問題是如果使用FPGA和ASIC兩片芯片能達到同樣的結果，為什么還要把FPGA嵌入ASIC呢？答案還得從技術和經濟兩方面因素說起。從技術層面來看，對于某些特定的應用，嵌入法能以更低的功耗獲得更高的系統(tǒng)性能。在ASIC芯片中嵌入FPGA，信號必須從ASIC傳到FPGA，然后再返回ASIC，這樣就避免了四次芯片邊界延遲，兩次卡交叉，以及由此引起的功耗。由于采用了ASIC和FPGA的片上連接，節(jié)省了ASIC輸入/輸出端口。從經濟層面來看，嵌入法應該是更為廉價的選擇。正如我們即將討論的那樣，F(xiàn)PGA結構并不需要在基礎ASIC（與嵌入式快閃存儲器和嵌入式DRAM）之上或者之外添加任何半導體處理流程。ASIC成本的增加與嵌入式FPGA內核所占據(jù)的面積有關，但是卻節(jié)省了第二個芯片的組裝、測試和封裝費用。在某些情況下，如果在ASIC上嵌入FPGA并不需要重新設計系統(tǒng)，采用混合結構會非常有利。例如，如果芯片的用量高達250000片，5萬個門的嵌入式FPGA具有較高的性價比。類似地，如果芯片的用量高達100000片，1萬個門的嵌入式FPGA比雙通路ASIC設計流程，那么相比ASIC方法，采用嵌入FPGA方案就更為劃算。這是因為需求量小時，附加設計過程所需的掩膜費用（和NRE）占有單位芯片成本較大的比例，該附加成本比采用嵌入式FPGA電路所需要的較大面積的母片所產生的額外費用要多。由以上分析可知技術與市場趨勢兩方面的要求是混合型ASIC/FPGA系統(tǒng)得以發(fā)展的主要原因。隨著科技的發(fā)展，掩膜成本越來越高，這使得在許多應用中多重設計流程成本過于高昂。盡管如此，讓我們倍感幸運的是，技術的發(fā)展同時使得將大量的FPGA邏輯門嵌入ASIC電路成為可能，足以解決某些設計更新問題；否則，就需要采用額外的設計流程。4．混合系統(tǒng)產品總覽IBM的Cu08（90nm）ASIC產品是IBM/Xilinx最早的混合產品（集成Xilinx公司的FPGA技術）。它由具有不同尺寸的三種FPGA模塊組成。在同一芯片上可以嵌入多個模塊，各個模塊的尺寸可以相互混合和匹配。具體來說，要將FPGA內核移植到與ASIC產品所采用的半導體加工相同的半導體加工工藝上。移植過程中所遇到的問題與那些第三方IP移植的情形相類似。最大難點之一就是芯片的全面物理驗證。通用的設計規(guī)則和晶體管設計要點多不同廠商間的IP兼容性要求相當嚴格。如果檢測平臺和驗證軟件能夠處理不同的設計規(guī)則，那么微小的差異是可以接受的。隨著越來越多的廠商共享IP，很可能需要設計這類具有較大靈活性的工具軟件。為了確保FPGA的嵌入能與ASIC的其余部分相兼容。必須在金屬層數(shù)的選擇上相一致。例如Cu08混合系統(tǒng)，F(xiàn)PGA模塊中配置了5層金屬層，這就需要對FPGA內核重新布線，它原來是為擁有9層金屬層的標準產品而設計的。作為重新布線工作的一部分，設計FPGA模塊的功率分配時應使其能與ASIC模塊的功率分配方案融為一體。注意要確保FPGA模塊需要的功率密度在ASIC模塊所供應的范圍之內。由于廣泛采用傳輸門結構，F(xiàn)PGA模塊要求用1.2V標準電壓下，而系統(tǒng)中其他的部分則工作在更低的電源電壓。嵌入式FPGA模塊由可編程邏輯塊、配置邏輯、測試接口邏輯和與芯片內網絡控制相關的簡化I/O緩沖構成，同時支持多種終端用戶配置模式，包括JTAG調試端口、串行和并行模式。每個FPGA內核可在不同時間配置，所以可以對所以FPGA內核即時重配置。為設計新型混合芯片，人們正研制一種改進的設計方法，其設計流程包含兩種成熟的設計方法：IBM的ASIC設計流程和XILINX和FPGA流程，還包括幾個第三方銷售商的合成工具。采用ASIC技術可將嵌入式FPGA與ASIC某層模型融合成一體。利用XILINX工具，可設計FPGA流，包括設計FPGA的時序收斂。設計者選擇使用約束條件或者是從XILINX工具流中詳細的時序方法使FPGA內核接口處的ASIC系統(tǒng)時序收斂。如果先于ASIC設計就已知FPGA的配置，那么實際的時序信息就可以從FPGA工具傳至ASIC工具。如果嵌入式FPGA的配置未知，那么可利用時序信息完成ASIC設計，進而完成嵌入式FPGA設計。如果在ASIC模塊制作過程中突然要改變嵌入式FPGA的設計方案，那么最終的時序信息將由先完成的ASIC模塊傳遞給FPGA工具，使新的FPGA模塊設計滿足時序閉合要求。芯片的邏輯設計必須先分割再進行最后的合成。用做FPGA的邏輯設計必須與用做ASIC的邏輯設計分開處理。當采用多個FPGA模塊時，各個模塊的設計與優(yōu)化都必須獨立完成。ASIC設計流程中處理FPGA模塊與處理其他大的可配置模塊相似，只是在端口分配上有所不同。在ASIC設計的初始階段，各個嵌入式FPGA模塊的端口分配可以調整以滿足布局規(guī)劃或時序要求。一旦ASIC的最終設計完成，那么接下來FPGA模塊配置時的端口分配就固定下來。IBM的ASIC設計方案和XILINX的FPGA設計方法都已經有相關的書目可以參考。正如所預料的那樣，混合系統(tǒng)設計方法的大部分問題都體現(xiàn)在這兩種方法的結合處。兩種系統(tǒng)之間的通信機制可以通過創(chuàng)建數(shù)據(jù)轉換器來完成，然而，由于傳統(tǒng)的ASIC和FPGA設計流程存在明顯的結構性差異，怎樣在兩個系統(tǒng)之間達到最優(yōu)確是個難題。16