【正文】 一種嵌入式調(diào)試技術(shù)，它在芯片內(nèi)部封裝了專門的測試電路 TAP(Test Access Port，測試訪問口)，通過專用的JTAG 測試工具對內(nèi)部節(jié)點進行測試。目前大多數(shù)比較復(fù)雜的器件都支持 JTAG 協(xié)議，如 ARM、DSP 、FPGA 器件等。標(biāo)準(zhǔn)的 JTAG 接口是 4 線：TMS、TCK、 TDI、TDO，分別為測試模式選擇、測試時鐘、測試數(shù)據(jù)輸入和測試數(shù)據(jù)輸出。JTAG 測試允許多個器件通過 JTAG 接口串聯(lián)在一起，形成一個 JTAG 鏈，能實現(xiàn)對各個器件分別測試。JTAG 接口還常用于實現(xiàn) ISP(InSystem Programlnable 在系統(tǒng)編程)功能，如對 FLASH 器件進行編程等。通過 JTAG 接口，可對芯片內(nèi)部的所有部件進行訪問，因而是開發(fā)調(diào)試嵌入式系統(tǒng)的一種簡潔高效的手段。目前 JTAG 接口的連接有兩種標(biāo)準(zhǔn)，即 14 針接口和 20 針接口。14 針 JTAG 接口定義：表22 14針JTAG接口定義引 腳 名 稱 描 述 13 VCC 接電源 山東師范大學(xué)碩士學(xué)位論文2614 GND 接地 3 nTRST 測試系統(tǒng)復(fù)位信號 5 TDI 測試數(shù)據(jù)串行輸入 7 TMS 測試模式選擇 9 TCK 測試時鐘 11 TDO 測試數(shù)據(jù)串行輸出 12 NC 未連接 20 針 JTAG 接口定義：表23 20針JTAG接口定義引 腳 名 稱 描 述 1 VTref 目標(biāo)板參考電壓，接電源 2 VCC 接電源 3 nTRST 測試系統(tǒng)復(fù)位信號 1 11120 GND 接地 5 TDI 測試數(shù)據(jù)串行輸入 7 TMS 測試模式選擇 9 TCK 測試時鐘 11 RTCK 測試時鐘返回信號 13 TDO 測試數(shù)據(jù)串行輸出 15 nRESET 目標(biāo)系統(tǒng)復(fù)位信號 119 NC 未連接 本系統(tǒng)采用 14 針的 JTAG 接口，電路圖如圖 27 所示： 圖 27 JTAG 電路山東師范大學(xué)碩士學(xué)位論文27 SDRAM 接口電路的設(shè)計SDRAM 在系統(tǒng)中主要用作程序的運行空間，數(shù)據(jù)及堆棧區(qū)。當(dāng)系統(tǒng)啟動時，CPU首先從復(fù)位地址 0x0 處讀取啟動代碼，在完成系統(tǒng)的初始化后，程序代碼一般應(yīng)調(diào)入SDRAM 中運行，以提高系統(tǒng)的運行速度，同時，系統(tǒng)及用戶堆棧、運行數(shù)據(jù)也都放在 SDRAM 中。 SDRAM具有單位空間存儲容量大和價格便宜的優(yōu)點，已廣泛應(yīng)用在各種嵌入式系統(tǒng)中。SDRAM的存儲單元可以理解為一個電容，總是傾向于放電，為避免數(shù)據(jù)丟失，必須定時刷新（充電）。因此，要在系統(tǒng)中使用SDRAM，就要求微處理器具有刷新控制邏輯，或在系統(tǒng)中另外加入刷新控制邏輯電路。S3C4510B及其他一些ARM芯片在片內(nèi)具有獨立的SDRAM刷新控制邏輯，可方便的與SDRAM接口。但某些ARM 芯片則沒有SDRAM刷新控制邏輯，就不能直接與SDRAM 接口，在進行系統(tǒng)設(shè)計時應(yīng)注意這一點。 目前常用的SDRAM為8位/16 位的數(shù)據(jù)寬度。主要的生產(chǎn)廠商為HYUNDAI 、Winbond等。他們生產(chǎn)的同型器件一般具有相同的電氣特性和封裝形式，可通用。 該系統(tǒng)中使用的是HY57V641620，簡要描述一下SDRAM的基本特性及使用方法： HY57V641620存儲容量為4組16M位（8M字節(jié)）， ，常見封裝為54腳TSOP，兼容LVTTL接口，支持自動刷新（ AutoRefresh）和自刷新（SelfRefresh），16位數(shù)據(jù)寬度。 HY57V641620信號描述如表24所示： 表24 HY57V641620引腳信號描述引 腳 名 稱 描 述 CLK 時鐘 芯片時鐘輸入。 CKE 時鐘使能 片內(nèi)時鐘信號控制。 /CS 片選 禁止或使能除CLK、CKE和DQM外的所有輸入信號。 BA0，BA1 組地址選擇 用于片內(nèi)4個組的選擇。 A11～A0 地址總線 行地址：A11～A0，列地址：A7～A0，自動預(yù)充電標(biāo)志：A10 /RAS， /CAS， /WE 行地址鎖存 列地址鎖存 寫使能 參照功能真值表，/RAS，/CAS和/WE定義相應(yīng)的操作。 山東師范大學(xué)碩士學(xué)位論文28LDQM，UDQM 數(shù)據(jù)I/O 屏蔽 在讀模式下控制輸出緩沖；在寫模式下屏蔽輸入數(shù)據(jù) DQ15～DQ0 數(shù)據(jù)總線 數(shù)據(jù)輸入輸出引腳 VDD/VSS 電源/地 內(nèi)部電路及輸入緩沖電源/地 VDDQ/VSSQ 電源/地 輸出緩沖電源/地 NC 未連接 未連接 根據(jù)系統(tǒng)需求，可構(gòu)建16位或32位的SDRAM存儲器系統(tǒng)，但為充分發(fā)揮32位CPU的數(shù)據(jù)處理能力，大多數(shù)系統(tǒng)采用32位的SDRAM存儲器系統(tǒng)。 HY57V641620為16位數(shù)據(jù)寬度，單片容量為8MB，系統(tǒng)選用的兩片HY57V641620并聯(lián)構(gòu)建32位的SDRAM存儲器系統(tǒng)，共16MB 的SDRAM空間，可滿足嵌入式操作系統(tǒng)及各種相對較復(fù)雜的算法的運行要求。 SDRAM的控制信號較多，其連接電路也相對復(fù)雜。 兩片HY57V641620并聯(lián)構(gòu)建32位的SDRAM 存儲器系統(tǒng)，其中一片為高 16位，另一片為低16位，可將兩片HY57V641620作為一個整體配置到DRAM/SDRAM Bank0～ DRAM/SDRAM Bank3的任一位置，一般配置到 DRAM/SDRAM Bank0，即將S3C4510B的nSDCS0(Pin89)接至兩片HY57V641620的/CS端。 兩片HY57V641620的CLK端接S3C4510B的SDCLK端(Pin77 )；兩片HY57V641620的CLE 端接S3C4510B的CLE 端(Pin97 )；兩片HY57V641620的/RAS、/CAS、/WE端分別接S3C4510B的nSDRAS端(Pin95)、nSDCAS 端( Pin96)、nDWE端(Pin99)；兩片HY57V641620的A11～A0接S3C4510B的地址總線ADDR11 ～ADDR0；兩片HY57V641620的BABA0接S3C4510B 的地址總線 ADDR1ADDR12；高16位片的DQ15～DQ0接S3C4510B 的數(shù)據(jù)總線的高16位XDATA31～XDATA16 ，低16位片的DQ15～DQ0接S3C4510B 的數(shù)據(jù)總線的低16位XDATA15～XDATA0 ；高16位片的UDQM、LDQM分別接S3C4510B的nWEB3 、nWEB2 ，低16位片的UDQM、LDQM分別接S3C4510B的nWEB1 、 nWEB0。圖 28 為 32 位 SDRAM 存儲器系統(tǒng)的實際應(yīng)用電路圖。山東師范大學(xué)碩士學(xué)位論文29圖28 SDRAM存儲器電路圖 Flash 存儲器接口電路的設(shè)計 Flash 存儲器是一種可在系統(tǒng)(InSystem) 進行電擦寫，掉電后信息不丟失的存儲器。它具有低功耗、大容量、擦寫速度快、可整片或分扇區(qū)在系統(tǒng)編程(燒寫)、擦除等特點，并且可由內(nèi)部嵌入的算法完成對芯片的操作，因而在各種嵌入式系統(tǒng)中得到了廣泛的應(yīng)用。作為一種非易失性存儲器，F(xiàn)lash 在系統(tǒng)中通常用于存放程序代碼、常量表以及一些在系統(tǒng)掉電后需要保存的用戶數(shù)據(jù)等。常用的 Flash 為 8 位或 16 位的數(shù)據(jù)寬度，編程電壓為 。主要的生產(chǎn)廠商為 ATMEL、AMD 、HYUNDAI 等，他們生產(chǎn)的同型器件一般具有相同的電氣特性和封裝形式，可通用。 該系統(tǒng)中使用的 Flash 存儲器為 HY29LV160，其外部連接如圖 29 所示。 其基本特性描述如下： 山東師范大學(xué)碩士學(xué)位論文30圖 29 HY29LV160 的外部連接HY29LV160 的單片存儲容量為 16M 位(2M 字節(jié))，工作電壓為 ～，采用48 腳 TSOP 封裝或 48 腳 FBGA 封裝，16 位數(shù)據(jù)寬度，可以 8 位(字節(jié)模式)或 16 位(字模式) 數(shù)據(jù)寬度的方式工作。 HY29LV160 僅需 3V 電壓即可完成在系統(tǒng)的編程與擦除操作，通過對其內(nèi)部的命令寄存器寫入標(biāo)準(zhǔn)的命令序列，可對 Flash 進行編程(燒寫)、整片擦除、按扇區(qū)擦除以及其他操作。 HY29LV160 的信號描述如表 25 所示：表 25 HY29LV160 的引腳信號描述引 腳 類型 描 述 A[19:0] I 地址總線。在字節(jié)模式下，DQ[15]/A[1]用作 21 位字節(jié)地址的最低位。 DQ[15]/A[1] DQ[14:0] I/O 三態(tài) 數(shù)據(jù)總線。在讀寫操作時提供 8位或 16 位的數(shù)據(jù)寬度。在字節(jié)模式下，DQ[15]/A[1]用作 21 位字節(jié)地址的最低位，而 DQ[14:8]處于高阻狀態(tài)。 BYTE I 模式選擇。低電平選擇字節(jié)模式，高電平選擇字模式 CE I 片選信號，低電平有效。在對HY29LV160 進行讀寫操作時，該引腳必須為低電平，當(dāng)為高電平時，芯片處于高阻旁路狀態(tài) OE I 輸出使能，低電平有效。在讀操山東師范大學(xué)碩士學(xué)位論文31作時有效，寫操作時無效。 WE I 寫使能，低電平有效。在對HY29LV160 進行編程和擦除操作時，控制相應(yīng)的寫命令。 RESET I 硬件復(fù)位，低電平有效。對HY29LV160 進行硬件復(fù)位。當(dāng)復(fù)位時，HY29LV160 立即終止正在進行的操作。 RY/BY O 就緒/忙狀態(tài)指示。用于指示寫或擦除操作是否完成。當(dāng) HY29LV160正在進行編程或擦除操作時，該引腳為低電平，操作完成時為高電平，此時可讀取內(nèi)部的數(shù)據(jù)。 VCC 電源 VSS 接地 其他類型的 Flash 存儲器的特性與使用方法與之類似，用戶可根據(jù)自己的實際需要選擇不同的器件。 下面，我們使用 HY29LV160 來構(gòu)建 Flash 存儲系統(tǒng)。由于 ARM 微處理器的體系結(jié)構(gòu)支持 8 位/16 位/32 位的存儲器系統(tǒng)，對應(yīng)的可以構(gòu)建 8 位的 Flash 存儲器系統(tǒng)、16位的 Flash 存儲器系統(tǒng)或 32 位的 Flash 存儲器系統(tǒng)。32 位的存儲器系統(tǒng)具有較高的性能，而 16 位的存儲器系統(tǒng)則在成本及功耗方面占有優(yōu)勢，而 8 位的存儲器系統(tǒng)現(xiàn)在已經(jīng)很少使用。我們采用兩片 16 位的 Flash 存儲器 HY29LV160 構(gòu)建 32 位的 FLASH 存儲器系統(tǒng)，圖 210 為 32 位 Flash 存儲器系統(tǒng)的實際應(yīng)用電路圖。 作為一款 32 位的微處理器，為充分發(fā)揮 S3C4510B 的 32 位性能優(yōu)勢，有的系統(tǒng)也采用兩片 16 位數(shù)據(jù)寬度的 Flash 存儲器芯片并聯(lián)(或一片 32 位數(shù)據(jù)寬度的 Flash 存儲器芯片) 構(gòu)建 32 位的 Flash 存儲系統(tǒng)。采用兩片 HY29LV160 并聯(lián)的方式構(gòu)建 32 位的 FLASH 存儲器系統(tǒng)，其中一片為高 16 位，另一片為低 16 位，將兩片 HY29LV160 作為一個整體配置到ROM/SRAM/FLASH Bank0，即將 S3C4510B 的 nRCS0(Pin75)接至兩片 HY29LV160的 CE＃端； 兩片 HY29LV160 的 RESET＃端接系統(tǒng)復(fù)位信號；兩片 HY29LV160 的 OE＃端接S3C4510B 的 nOE(Pin72)；低 16 位片的 WE＃端接 S3C4510B 的 nWBE0(Pin100)，高 16 位片的 WE＃端接 S3C4510B 的 nWBE2(Pin102)；兩片 HY29LV160 的BYTE＃均上拉，使之均工作在字模式；兩片 HY29LV160 的地址總線[A19 ～A0]均與S3C4510B 的地址總線[ADDR19～ADDR0]相連；低 16 位的數(shù)據(jù)總線與 S3C4510B 的山東師范大學(xué)碩士學(xué)位論文32低 16 位數(shù)據(jù)總線[XDATA15~XDATA0] 相連，高 16 位片的數(shù)據(jù)總線與 S3C4510B 的高 16 位數(shù)據(jù)總線[XDATA31~XDATA16] 相連。 注意此時應(yīng)將 S3C4510B 的 B0SIZE[1:0]置為‘11’，選擇 ROM/SRAM/FLASH Bank0 為 32 位工作方式。圖210 Flash存儲器接口電路 I2C 接口電路的設(shè)計I2C總線是一種用于IC器件之間連接的二線制總線。它通過SDA(串行數(shù)據(jù)線)及SCL(串行時鐘線 )兩線在連接到總線上的器件之間傳送信息，并根據(jù)地址識別每個器件：不管是微控制器、存儲器、LCD驅(qū)動器還是鍵盤接口。帶有I 2C總線接口的器件可十分方便地用來將一個或多個微控制器及外圍器件構(gòu)成系統(tǒng)。盡管這種總線結(jié)構(gòu)沒有并行總線那樣大的吞吐能力，但由于連接線和連接引腳少，因此其構(gòu)成的系統(tǒng)價格低，器件間總線簡單，結(jié)構(gòu)緊湊，而且在總線上增加器件不影響系統(tǒng)的正常工作，系統(tǒng)修改和可擴展性好。即使有不同時鐘速度的器件連接到總線上，也能很方便地確定總線的時鐘，因此在嵌入式系統(tǒng)中得到了廣泛的應(yīng)用。 S3C4510B內(nèi)含一個I 2C總線主控器，可方便的與各種帶有I 2C接口的器件相連。在該系統(tǒng)中，外擴一片AT24C01作為I 2C存儲器。AT24C01提供128字節(jié)的EEPROM存儲空間，可用于存放少量在系統(tǒng)掉電時需要保存的數(shù)據(jù)。 AT24C01 信號描述和應(yīng)用電路如表 2圖 211 所示：山東師范大學(xué)碩士學(xué)位論文33表 26圖 211 AT24C01 應(yīng)用電路 10M/100M 以太網(wǎng)接口電路的設(shè)計從硬件的角度看，以太網(wǎng)接口電路主要由MAC控制器和物理層接口(Physical Layer，PHY)兩大部分構(gòu)成，目前常見的以太網(wǎng)接口芯片，如RTL801R