【正文】 stk = 0。 /* r10 */ *stk = 0。 /* r9 */ *stk = 0。 /* r8 */ *stk = 0。 /* r7 */ *stk = 0。 /* r6 */ *stk = 0。 /* r5 */ *stk = 0。 /* r4 */ *stk = 0。 /* r3 */ *stk = 0。 /* r2 */ *stk = 0。 /* r1 */ *stk = (unsigned int) pdata。 /* r0 */ *stk = (SVC32MODE|0x0)。 /* cpsr IRQ, FIQ disable */ return ((void *)stk)。}，根據(jù)編譯器手冊(cè)具體來(lái)修改，堆棧單位應(yīng)該和CPU寄存器的長(zhǎng)度一致，堆棧增長(zhǎng)方向定義為向下增長(zhǎng)。OSStartHighRdy()，此函數(shù)是在OSStart()多任務(wù)啟動(dòng)后，負(fù)責(zé)從最高優(yōu)先任務(wù)的控制塊中獲得堆棧指針SP，然后運(yùn)行該任務(wù)；OSCtxSw()完成任務(wù)級(jí)的上下文切換，當(dāng)任務(wù)被阻塞時(shí)，CPU調(diào)用該函數(shù)，它的目的是將當(dāng)前CPU寄存器保存于任務(wù)堆棧中，然后獲得最高優(yōu)先級(jí)的任務(wù)指針，運(yùn)行該任務(wù)；OSIntCtxSw()中斷級(jí)的任務(wù)切換，與前面敘述的函數(shù)功能一樣，只是由于進(jìn)入中斷時(shí)，已經(jīng)保存了進(jìn)入中斷任務(wù)的CPU現(xiàn)場(chǎng)，因此不再需要保存，只需對(duì)堆棧指針作相應(yīng)調(diào)整；OSTickISR()時(shí)鐘中斷處理函數(shù)，其主要任務(wù)是負(fù)責(zé)處理時(shí)鐘中斷，調(diào)用OSTimeTick()函數(shù)實(shí)現(xiàn)時(shí)鐘遞減。因?yàn)槎嗳蝿?wù)的切換是移植的重點(diǎn)，此處僅以O(shè)SCtxSw()為例說(shuō)明實(shí)現(xiàn)的具體過(guò)程。代碼如下：IMPORT OSTCBCuraddr_OSTCBCur DCD OSTCBCur IMPORT OSTCBHighRdyaddr_OSTCBHighRdy DCD OSTCBHighRdy IMPORT OSPrioCuraddr_OSPrioCur DCD OSPrioCur IMPORT OSPrioHighRdyaddr_OSPrioHighRdy DCD OSPrioHighRdyOSCtxSw STMFD sp!, {lr} 。 save pc STMFD sp!, {lr} 。 save lr STMFD sp!, {r0r12} 。 save register file and ret address MRS r4, CPSR STMFD sp!, {r4} 。 save current PSR LDR r4, addr_OSTCBCur LDR r5, [r4] STR sp, [r5] 。 store sp in preempted tasks39。s TCB LDR r4, addr_OSPrioCur LDR r5, addr_OSPrioHighRdy LDRB r6, [r5] STRB r6, [r4] LDR r4, addr_OSTCBHighRdy LDR r5, addr_OSTCBCur LDR r4, [r4] STR r4, [r5] LDR sp, [r4] LDMFD sp!, {r4} MSR CPSR_cxsf, r4 LDMFD sp!, {r0r12, lr, pc} 4. 移植uC/OSII后的測(cè)試 uC/OSII操作系統(tǒng)移植至此就完成了代碼的編寫(xiě)。下面開(kāi)始測(cè)試操作系統(tǒng)代碼移植的正確性，建立3個(gè)簡(jiǎn)單的任務(wù)通過(guò)串口輸出測(cè)試信息。3個(gè)任務(wù)代碼如下：void Task1(void*id){while(1){puts(AAAAAAA1111111\n)。OSTimeDly(10)。}}void Task2(void*id){while(1){puts(BBBBBBB3333333\n)。OSTimeDly(30)。}}void Task3(void*id){while(1){puts(CCCCCCC6666666\n)。OSTimeDly(60)。}} 上述3個(gè)任務(wù)的優(yōu)先級(jí)由高到低分別是：Task1，Task2，Task3。函數(shù)OSTimeDly()為系統(tǒng)的延時(shí)函數(shù)，用于延時(shí)一定數(shù)量的時(shí)鐘節(jié)拍，本系統(tǒng)中設(shè)定的時(shí)鐘節(jié)拍為1毫秒。當(dāng)系統(tǒng)運(yùn)行這3個(gè)任務(wù)后。 測(cè)試任務(wù)的輸出信息界面 ，第一個(gè)10ms任務(wù)1輸出AAAAAAA1111111，第二個(gè)10ms任務(wù)1再次輸出AAAAAAA1111111，此時(shí)另外兩個(gè)任務(wù)被掛起。當(dāng)?shù)谌齻€(gè)10ms來(lái)臨時(shí)，任務(wù)2被喚醒，此時(shí)任務(wù)1和任務(wù)2同時(shí)處于就緒態(tài)，但由于任務(wù)1的優(yōu)先級(jí)別高于任務(wù)2，所以再次輸出AAAAAAA1111111，隨后輸出任務(wù)2的BBBBBBB3333333。當(dāng)?shù)?0 ms來(lái)臨時(shí)，任務(wù)1，任務(wù)2和任務(wù)3同時(shí)處于就緒態(tài)，但由于任務(wù)1優(yōu)先級(jí)別高于任務(wù)2，任務(wù)2優(yōu)先級(jí)別高于任務(wù)3，所以此時(shí)首先輸出AAAAAAA1111111，接著是BBBBBBB3333333，最后是任務(wù)3的CCCCCCC6666666。由此可以看出移植的操作系統(tǒng)已經(jīng)在硬件平臺(tái)上正確的運(yùn)行，uC/OSII在S3C44B0X系統(tǒng)上移植成功。5. 基于uC/OSII的應(yīng)用程序設(shè)計(jì)綜合應(yīng)用程序的實(shí)時(shí)性和各個(gè)功能模塊的協(xié)調(diào)性，把應(yīng)用程序劃為了四個(gè)任務(wù)：“系統(tǒng)”任務(wù)，“觸摸屏”任務(wù)，“應(yīng)用程序”任務(wù)和“LCD刷新”任務(wù)，讓uC/OSII內(nèi)核去管理和調(diào)度它們?！坝|摸屏任務(wù)”主要負(fù)責(zé)采集觸摸屏信號(hào)，并根據(jù)信號(hào)的有效性作出具體響應(yīng)；“系統(tǒng)任務(wù)”擁有最高優(yōu)先級(jí)，啟動(dòng)其他優(yōu)先級(jí)別較低的任務(wù)，最后刪除自己處于掛起狀態(tài)； “LCD刷新任務(wù)”主要是不斷刷新液晶屏； “應(yīng)用程序任務(wù)”主要負(fù)責(zé)執(zhí)行系統(tǒng)的用戶(hù)應(yīng)用程序。每個(gè)任務(wù)堆棧的大小都統(tǒng)一設(shè)為1024字節(jié)，初始化代碼如下：void Main(void){OSInit()。OSTaskCreate(Task_System,(void *)0,(OS_STK *)amp。Stack0[STACKSIZE_L1], 1)。OSTaskCreate(Task_Touch,(void *)0, (OS_STK *)amp。Stack1[STACKSIZE_L1], 9)。OSTaskCreate(Task_Main, (void *)0, (OS_STK *)amp。Stack2[STACKSIZE_L1], 12)。OSTaskCreate(Task_LCD, (void *)0, (OS_STK *)amp。Stack3[STACKSIZE_L1],59)。OSStart()。} FPGA控制ADC的程序設(shè)計(jì) 本系統(tǒng)的數(shù)據(jù)采集由ARM發(fā)出控制信號(hào)，F(xiàn)PGA響應(yīng)控制信號(hào)后通過(guò)ADC來(lái)采集數(shù)據(jù)。采集到的數(shù)據(jù)先存放在FPGA內(nèi)部的FIFO中，當(dāng)采集完成一次或者FIFO達(dá)到半滿(mǎn)狀態(tài)產(chǎn)生外部中斷，此時(shí)ARM通過(guò)響應(yīng)中斷來(lái)獲取數(shù)據(jù)。ARM對(duì)FPGA的控制是通過(guò)相關(guān)寄存器來(lái)實(shí)現(xiàn)，寄存器的執(zhí)行方式則在FPGA內(nèi)部通過(guò)硬件描述語(yǔ)言Verilog來(lái)定義。 關(guān)于相關(guān)寄存器的地址、長(zhǎng)度、名稱(chēng)和功能已經(jīng)在第三章第二節(jié)進(jìn)行了詳細(xì)的描述，在此不再累述。下面將對(duì)如何控制各寄存器的功能進(jìn)行細(xì)致的介紹：1. SCR系統(tǒng)控制寄存器15141312111098ReservedReservedReservedReservedReservedReservedReservedReservedR－0R－0R－0R－0R－0R－0R－0R－076543210ReservedReservedReservedReservedReservedFCLRMODERUNR－0R－0R－0R－0WR－0WR－0WR－0WR－0Note:R = Read access, W = Write access, S = Set only, 0 = value after reset SCR系統(tǒng)控制寄存器 ，第3－15位為保留位；第2位FCLR標(biāo)志FIFO是否清空：0－不清空FIFO，1－清空FIFO；第1位MODE為模式標(biāo)志位：0－被動(dòng)模式，1－主動(dòng)模式；第0位RUN為運(yùn)行標(biāo)志位：0－停止運(yùn)行，1－正在運(yùn)行。2. SSR系統(tǒng)狀態(tài)寄存器15141312111098ReservedReservedReservedReservedReservedReservedReservedReservedR－0R－0R－0R－0R－0R－0R－0R－076543210ReservedReservedReservedReservedPMOFCYCDFEMPFHFR－0R－0R－0R－0R－0WR－0WR－1R－0Note:R = Read access, W = Write access, S = Set only, 0 = value after reset SSR系統(tǒng)狀態(tài)寄存器 ，第4－15位為保留位；第3位PMOF標(biāo)志被動(dòng)模式單次循環(huán)計(jì)數(shù)是否少于預(yù)設(shè)值：0－沒(méi)少于，1－少于，寫(xiě)入1清零；第2位CYCD標(biāo)志單次循環(huán)是否完成一次：0－已經(jīng)完成，1－沒(méi)有完成，寫(xiě)入1清零；第1位FEMP為檢測(cè)FIFO是否清空標(biāo)志位：0－FIFO中有數(shù)據(jù)，1－FIFO中沒(méi)有數(shù)據(jù)；第0位FHF為FIFO半滿(mǎn)標(biāo)志位：0－FIFO還沒(méi)有半滿(mǎn)，1－FIFO已經(jīng)達(dá)到半滿(mǎn)或以上。3. 控制的具體實(shí)現(xiàn)178。 被動(dòng)模式：l 初始化AMC：數(shù)字等于循環(huán)周期除以20us然后減1，比如循環(huán)周期等于80ms，AMC=80000/20－1＝3999。l 初始化SCR和SSR：SCR=100，SCR=000，SSR=1100；l 啟動(dòng)采集程序：開(kāi)始SCR=001；l 等待中斷，進(jìn)入中斷以后檢查SSR：如果SSR＝＝0001，那么讀取2048個(gè)字節(jié)數(shù)據(jù)；如果SSR＝＝01x0，那么CPU內(nèi)部循環(huán)計(jì)數(shù)器加1，然后寫(xiě)入SSR=0100；如果SSR＝＝1xxx，初始化的AMC數(shù)值過(guò)小，應(yīng)該重新計(jì)算AMC值；l 如果上次中斷以后40ms還沒(méi)有進(jìn)入新的中斷，此時(shí)可能是故障或者整個(gè)采樣過(guò)程結(jié)束，如果采樣結(jié)束，需要讀取FIFOC，然后讀取FIFOC中數(shù)值個(gè)FIFOD的數(shù)據(jù)，就是把FIFO的數(shù)據(jù)都讀出來(lái)；178。 主動(dòng)模式(與被動(dòng)模式一樣，除了)：l 不會(huì)有SSR＝＝1xxx情況；l 整個(gè)采樣過(guò)程的結(jié)束需要軟件寫(xiě)入SCR＝0x0來(lái)結(jié)束；4. FPGA內(nèi)部異步FIFO的實(shí)現(xiàn) FIFO作為一種數(shù)據(jù)緩沖器，其數(shù)據(jù)存放結(jié)構(gòu)和RAM是一致的，只是存取方式有所不同。RAM中的各存儲(chǔ)單元可以被隨機(jī)讀寫(xiě)，而FIFO只能按著先進(jìn)先出的原則讀寫(xiě)。另外，F(xiàn)IFO需要兩個(gè)地址寄存器，分別存儲(chǔ)讀地址（隊(duì)首元素地址）和寫(xiě)地址（隊(duì)尾元素地址加1），讀寫(xiě)過(guò)程中FIFO所存儲(chǔ)的信息并不移動(dòng)，而是通過(guò)改變讀地址或者寫(xiě)地址來(lái)指示隊(duì)首隊(duì)尾[11]。 空/滿(mǎn)標(biāo)志的產(chǎn)生是FIFO的核心部分，正確設(shè)計(jì)與否，將直接影響FIFO的性能。本設(shè)計(jì)應(yīng)用的方法是：分別將讀﹑寫(xiě)地址寄存器擴(kuò)展一位，將最高位設(shè)置為狀態(tài)位。當(dāng)讀寫(xiě)指針的地址位和狀態(tài)位完全相同時(shí)，表明讀寫(xiě)指針經(jīng)歷了相同次數(shù)的循環(huán)，即FIFO處于空狀態(tài)；如果當(dāng)讀寫(xiě)指針的地址位相同而狀態(tài)位相反，表明寫(xiě)指針比讀指針多循環(huán)一次，即FIFO處于滿(mǎn)狀態(tài)。l 功能模塊劃分 本方案實(shí)現(xiàn)的FIFO是16位數(shù)據(jù)寬度，深度為4096，主要分為三個(gè)功能模塊：，讀寫(xiě)地址產(chǎn)生模塊，RAM模塊，滿(mǎn)/空標(biāo)志模塊。寫(xiě)地址模塊的作用是寫(xiě)信號(hào)使能后，每當(dāng)采集完一次數(shù)據(jù)寫(xiě)地址加一，在下一個(gè)單元保存新數(shù)據(jù)，雙端口RAM的作用是存儲(chǔ)數(shù)據(jù)，使讀和寫(xiě)兩個(gè)過(guò)程互不影響。 FIFO內(nèi)部結(jié)構(gòu)l FIFO的實(shí)現(xiàn)FIFO核心模塊信號(hào)有：異步清零clr；讀寫(xiě)使能rd/we；讀寫(xiě)時(shí)鐘rdclk/weclk；讀寫(xiě)數(shù)據(jù)dat_i/dat_o以及數(shù)據(jù)計(jì)數(shù)器t。數(shù)據(jù)在寫(xiě)使能有效的情況下按照寫(xiě)時(shí)鐘向FIFO里存儲(chǔ)，在讀使能的情況下，數(shù)據(jù)按照讀時(shí)鐘從FIFO到ARM的存儲(chǔ)器。這里需要注意的是：異步FIFO處于兩個(gè)不同的時(shí)鐘域，寫(xiě)地址與讀地址是兩個(gè)不同時(shí)鐘域的數(shù)據(jù)，在進(jìn)行操作前要經(jīng)過(guò)同步。其Verilog的偽代碼如下：module adc_fifo ( //定義模塊信號(hào)量rclk, weclk, rst,dat_i, dat_o, we, rd, clr, full, empty,t )。always @ (posedge clk or posedge rst)begin如果rd使能且非空：進(jìn)行讀操作，t1。如果we使能且非滿(mǎn)：進(jìn)行寫(xiě)操作，t+1。endassign empty = ~(|t)。 //當(dāng)t所有位