【正文】 多標準可編程配置 I/O 接口電路設計技術，FPGA 芯片內部的模擬電源和上電復位電路結構的設計和驗證技術，FPGA系列產品中模擬電路的設計與驗證技術，FPGA 芯片可編程 I/O 接口電路的測試驗證方法進行了研究與分析。本文主要內容有以下幾點：使用 Xilinx 公司的 XCV100 芯片進行試驗，通過 ISE 軟件修改配置點，得到在各種接口標準情況下的輸入輸出驅動能力變化情況和配置文件。利用華微公司開發(fā)的基于 XCV100 配置規(guī)律的配置點分析軟件， 逆向分析在各不同接口標準輸入輸出情況下的配置點變化規(guī)律，掌握 I/O 的基本架構，結合配置規(guī)律確定 I/O接口電路的配置點和設計要求；根據應用設計要求，提出了可編程邏輯器件 I/O 接口電路的設計方法、架構組成與工作機理。正向提供了一種可兼容多種接口標準，并且具有 5V 容許和WeakKeeper 功能的 I/O 接口電路的設計方法；根據 FPGA 芯片中 SRAM 和 DLL 的應用需要，確定了 SRAM 和 DLL 電源的設計方法、架構組成、工作機理和各關鍵參數大??；根據 FPGA 芯片在配置過程中的應用需要，確定 POWERON 上電復位電路和內部配置時鐘發(fā)生電路的設計方法，架構組成與工作機理和各關鍵參數大??；根據 TSMC 所提供的工藝庫，利用 Spectre(Cadence)、Hsim(Nassda)等 EDA 軟件對各個模擬電路模塊及總體電路進行仿真，并對仿真結果進行分析與計算，確保所設計的電路滿足性能指標要求；利用 Virtuoso LE(Cadence)進行版圖設計，并采用 Calibre(Mentor)完成版圖的DRC、ERC、LVS 等后級驗證。針對該電路進行測試方案設計，以便于投片后芯片的測試。在研制具有 180 個可用 I/O 資源的 FPGA 的基礎上，利用已突破的核心設計技術，正向設計了 FPGA 系列品種。產品經過測試符合設計要求，進一步的可靠性測試和申請考核的工作正在進行中。本文的主要創(chuàng)新點為利用 SRAM 陣列的設計技術可以實現在系統(tǒng)可編程的特性，結合模擬電路設計方法的特點，提供了一種能夠同時滿足多標準接口應用與可動態(tài)配置要求的 I/O 接口電路結構。該結構相比過去的各種 I/O 接口電路結構第一章 緒 論15而言，不但節(jié)約了芯片面積，而且能夠支持更多的接口標準；通過使用多閾值工藝和低功耗設計，降低了芯片功耗；采用高可靠性和全溫區(qū)設計，提高芯片工作可靠性。該產品目前可根據用戶需要提供多種陶瓷封裝形式的產品。論文結構方面，本文主要由以下幾部分構成：第一章：介紹現場可編程門陣列的國內外現狀及發(fā)展動態(tài)，分析了 FPGA 和ASIC 技術并進行了對比，論述了本課題的來源和實用價值，并對本文的章節(jié)進行安排。第二章：由于可編程器件具有靈活的可編程性，而這種可編程性需要有靈活的配置架構支持。因此，需要從架構與算法的角度研究和分析 FPGA 架構設計技術，本章 節(jié)即針對學術與商業(yè) FPGA 架構和算法進行了介紹。由于本文重點是 FPGA 中可編程多標準兼容 I/O 接口電路的設計方法，因此本章 節(jié)討論了常見 I/O 接口電路的設計背景與設計技術。第三章：詳細介紹了基于設計和應用要求的 FPGA 多標準兼容可編程 I/O 核心電路的設計原理與設計方法，并給出了相應仿真曲線與版圖。在本章 節(jié)還介紹了全局時鐘輸入端口的設計原理與設計方法。第四章：對 FPGA 中的電源系統(tǒng)、時鐘發(fā)生電路和上電復位電路的設計方法與設計原理逐一進行了介紹，并給出了相應仿真曲線與版圖。第五章：提出了 FPGA 系列產品中模擬電路的設計方法，并總結出一套行之有效的 FPGA 系列產品正向設計流程。第六章：提出針對 FPGA 接口 I/O 電路的測試方案，以便于投片后芯片測試工作的順利進行。第七章：總結本文所做的工作。電子科技大學碩士學位論文16第二章 FPGA 多標準兼容可編程 I/O 相關技術研究 架構技術研究 學術 FPGA 架構技術研究 FPGA 算法研究對于設計 FPGA 芯片這樣一個系統(tǒng)工程而言，僅僅從 FPGA 的硬件結構方面去進行設計考慮是完全不夠的。這是由于 FPGA 是根據邏輯綜合、物理綜合和布局布線算法生成相應的比特流配置文件進行工作的，因此在進行 FPGA 的硬件結構設計之前需要先確定 FPGA 邏輯綜合、物理綜合和布局布線所采用的算法，并按照相應算法設計完成配置比特流生成所需要的軟件，同時再結合布局布線算法對 FPGA 的硬件結構進行優(yōu)化以實現最佳的 FPGA 性能。目前針對 FPGA 邏輯綜合及物理綜合的算法已趨成熟，每個領域都出現了代表性的算法，單以面向查找表(LUT)結構 FPGA 邏輯優(yōu)化及映射算法為例，算法研究集中出現在 80 年代末到 90 年代中期的約十年期間，代表性算法包括Chortlecrf [10], XMap[11], TechMap [12], FlowMap[13]等。這些算法大體都是基于動態(tài)規(guī)劃、裝箱(binpacking)， BDD 邏輯化簡等方法。其中，加州大學洛杉磯分校(UCLA 從京生 (Jason Cong) )教授提出的 FlowMap 算法證明并給出了多項式時間復雜度下的針對 LUT 結構進行工藝映射的延遲最優(yōu)化算法，成為具有里程碑意義的研究成果。其后相關的研究迅速減少，直至近年來才又出現一些針對面積優(yōu)化、或在延遲最優(yōu)前提下減少面積的研究如 IMAP[14], Hermes[15]等。其他經典的算法還包括兩極邏輯優(yōu)化的 QM 算法及 Espresso 算法，用于布局布線的模擬煺火(Simulated Annealing)算法、力導向 (Forcedirected)算法、用于布線的 PathFinder 算法 [16]等。隨著算法的成熟，集成這些算法的相關學術系統(tǒng)也相繼被開發(fā)出來，代表性的系統(tǒng)包括：I、RTL 綜合：Odin 系統(tǒng), UofT( 多倫多大學) II、邏輯優(yōu)化：SIS 系統(tǒng), UC BerkleyIII、工藝映射：RASP 系統(tǒng), UCLA 第二章 FPGA 多標準兼容可編程 I/O 相關技術研究17IV、布局布線：VPR 系統(tǒng), UofT 由于這些系統(tǒng)的出現，自然而普遍的想法是：既然算法已經成熟，研究者“掌握了 FPGA 軟件流程中的核心算法和關鍵技術” ，那么只需要在學術系統(tǒng)的基礎上加以簡單修改，并增加用戶接口，就可以很容易地構建商業(yè)化的 FPGA 開發(fā)工具。 正是基于這種思路，國內外很多研究人員進行了從研究到商用的轉化實踐，這其中典型的代表是 UCLA 的 Jason Cong 教授于 1998 年創(chuàng)立的 Aplus 公司。此前他們在 FPGA 綜合方面已有近 10 余年的研究歷史，提出了里程碑的 FlowMap算法，開發(fā)了著名的 RASP 學術 FPGA 綜合系統(tǒng)，使用者包括全世界 16 個國家的 50 多所大學及公司，該公司于 2022 年被世界第四大 EDA 公司 Magma 收購。而另一個典型代表是 ToU 的 Jonathan Rose 于 1998 年在 VPR 系統(tǒng)基礎上建立的Right Track 公司，2022 年被 Altera 收購，完成了從研究到商用的成功轉換。 FPGA 整體架構研究根據相關研究資料，選擇以 SRAM 陣列作為配置比特流的存儲單元，以多輸入 LUT 構成基本的可配置邏輯單元。 2/122/1)2/1()/)3() ]3[((NKANpfKb ppbTotal ????? ??????? ??(21) ]1)3/12()(114([)(2// 2/13/)/()/33?? ?????????? ???pNK pGL KuxCT?(22)根據 LUT 輸入個數 K 與 FPGA 芯片面積的公式(21)和 LUT 輸入個數 K 與延遲的公式(22)可知，在深亞微米工藝下，4 輸入的 LUT 可以獲得較好的面積利用率，而 5 輸入與 6 輸入 LUT 可以獲得更好的性能。因此，一般選擇 LUT 的輸入端數目在 4～6 之間 [17]。針對兩種不同的 pin 分布方式進行試驗發(fā)現，上下式分布的布線資源占用相對較少，并且在水平與豎直方向溝道中布線通道數量比值參數 Rh 為 2 時，得到電子科技大學碩士學位論文18占用布線資源最少。而對于 pin 分布使用全周長式四周分布的情況， FPGA 最好選擇 Rh 為 1 的正方形結構，并且在沒有方向密度差異的情況可以實現面積利用效率的最大化和占用布線資源最少。通過對比還發(fā)現最優(yōu)的全周長式 pin 分布結構的性能要好于最優(yōu)情況下的上下式 pin 分布結構。后者比前者大約多 8%的布線資源占用率。圖 21 ALU4 的布局布線示意圖對于全周長式四周分布的 FPGA 而言，Rh 的最優(yōu)值隨著 FPGA 長寬比的變化而變化，因為長寬比值變化直接影響了芯片的周長，從而使芯片的可用 I/O 的數量得到增加，Rh 的最優(yōu)值從正方形的 1 逐漸變?yōu)榫匦蔚?、3。只要 Rh 選取的數值合適，隨著長寬比的增加，可用 I/O 數目也相應增加，但是芯片面積增加并不大，因此在設計設計 FPGA 時經常選擇全周長式四周分布。因此，對于一個系列的 FPGA 而言，隨著可用邏輯資源 CLB 的增加，芯片的長寬比也發(fā)生變化，但是只要保證 Rh 的數值是合適的數值，即水平與垂直方向的溝道中的布線通道的數值比值基本滿足最優(yōu)值的要求，就可以保證在 FPGA芯片系列進行資源擴展的時候，無須對布線進行過多的更改就可以得到與資源擴展前基本相同的性能。所以，為了增加 FPGA 芯片的可用 I/O 數量，一般選取 FPGA 的芯片形狀為矩形，并且對于每一個由 4 輸入 LUT 構成的基本邏輯單元而言，將其輸入輸出管腳分布在單元的四周，以增加布線成功的機率，減少布線資源的占用 [18] [19]。第二章 FPGA 多標準兼容可編程 I/O 相關技術研究19對于互聯布線資源的設計而言，比較常見的結構有均勻密度布線、異向密度差異布線和同向密度差異布線。通過實驗發(fā)現，在不同的布線區(qū)域之間存在大量不同寬度的布線通道能夠得到最優(yōu)的布線性能，實際的布線資源使用數量主要取決于所使用的布線結構。一般都將同向和異向密度差異布線結構同時使用，有時還會根據具體的應用要求在較容易發(fā)生布線擁塞的區(qū)域增加布線密度，比如在芯片的中心位置和 I/O 部分都會增加一定的布線資源以減少擁塞。使用 VPR 對 ALU4 的 benchmark 電路在采用全周長式四周分布 pin、LUT 為四輸入和 CLB 陣列規(guī)模為 2030 的矩形 FPGA 中進行布局布線，所得圖形如上圖 21 所示。 商業(yè) FPGA 架構技術研究 Xilinx 公司 FPGA 架構Xilinx 公司典型代表產品是 Virtex 系列架構的 FPGA，其結構中嵌入了具有特定功能的功能單元，如塊 RAM、時鐘鎖相環(huán)、乘法器甚至微處理器等功能單元，以滿足功能更復雜更強大的設計需求。圖 22 分別給出了 Virtex 系列架構 [20]。圖 22 Xilinx Virtex 系列 FPGA 架構 [17]Xilinx 公司 FPGA 基于查找表 LUT 結構的可配置邏輯塊 CLB 中還包含了功能強大的組合和時序邏輯 [17]，能根據不同的應用需要實現多種組合與時序邏輯功能。每個 CLB 包括 2 個重復的邏輯單元，每個邏輯單元結構如圖 23。每個邏輯電子科技大學碩士學位論文20單元由 2 個 4 輸入的 LUT，來完成基本的邏輯功能，以及作為分布式 RAM，實現小規(guī)模的存儲， 2 個可配置的觸發(fā)器來完成相關的時序電路。另外，電路還附加了一些特殊的資源，如進位鏈，用來實現高速的運算功能 [21]。圖 23 邏輯單元結構框圖 [17] Altera 公司 FPGA 架構Altera 公司的典型產品 FLEX8000 系列架構 FPGA 有三層結構，其最底層也是基于查找表結構的。應該注意到的是 FLEX8000 系列是 FPGA 和 CPLD 技術結合的產品。FLEX8000 系列是基于 SRAM 和以四端輸入 LUT 作為它的基本邏輯模塊為特色的器件，該系列 FPGA 的邏輯容量范圍從大約 4000 門到超過 15000第二章 FPGA 多標準兼容可編程 I/O 相關技術研究21門 [22] [23]。圖 24 Altera FLEX8000 FPGA 架構 [22]FLEX8000 器件的架構如圖 24?；具壿嬆K又稱為邏輯單元(IE)包括有一個四端輸入的 LUT、一個觸發(fā)器和對算法運算電路有特殊用途的進位電路(相似于 Xilinx XC4000)。 各類 FPGA 架構分析通過對 Xilinx 和 Altera 兩家主流廠商 FPGA 器件架構的分析，其主要不同點如下：Xilinx 屬于對稱陣列結構，Altera 屬于層次互聯結構，如圖 25 所示。圖 25 各種 FPGA 不同的架構 多標準兼容可編程 I/O 技術研究 電平接口標準研究由于應用需求的驅動，近幾年產生了許多新型數字邏輯驅動標準。0 和 l 是數字世界的兩個基本元素，在數字電路中它們由特定范圍的高低電平來表示。數字