【正文】 ，如圖 。 如果某微型機系統(tǒng)中既有一級 Cache，又有二級Cache， CPU將首先訪問內部高速緩存，若內部高速緩存未命中，再訪問外部高速緩存，只有當外部高速緩存未命中，才訪問主存。顯然采用兩級高速緩存時，高速緩存未命中的概率非常低。 圖 高速緩沖存儲器與主存、 CPU的關系 采用高速緩存技術的關鍵問題是，如何使高速緩存內的指令和數(shù)據(jù)恰好總是當時 CPU所需要的。根據(jù)大量典型程序的試驗結果表明， CPU當前要執(zhí)行的程序和存取的數(shù)據(jù)一般都局限在一個較小的范圍，這是因為人們在編寫程序時，通常較多地設計成局部循環(huán)或嵌套循環(huán)，使CPU執(zhí)行程序時要訪問的存儲單元相對較為集中。這樣，就可將小塊的程序段副本預先送入高速緩存中，供 CPU快速調用和執(zhí)行。 為達到提高 CPU工作效率的目的，高速緩存的存取速度應該至少是主存的幾倍；它的存儲容量應選擇恰當，不能太大，也不能太小。 從 Cache中查找到 CPU所需的信息稱為命中。命中率 (CPU從 Cache中取到有效信息的次數(shù)與 CPU訪問 Cache的總次數(shù)的比率 )的高低取決于 Cache容量的大小、所運行的程序、 Cache的控制算法及 Cache的組織結構。因此，高速緩存容量的選取根據(jù) “ 命中率 ” 來分析， “ 命中率 ” 需經過大量試驗才能確定。 Cache工作原理 Cache存儲器位于主存和 CPU之間，容量較小，由靜態(tài) RAM構成。微型機采用 Cache控制器來協(xié)調 CPU和主存之間的數(shù)據(jù)傳輸， CPU不僅與Cache相連，與主存也保持通路，如圖 。 圖 Cache 存儲系統(tǒng)基本結構 Cache組織結構 1. Cache的組成 2. Cache的結構 Cache的結構的特點體現(xiàn)在兩個方面：讀結構和寫策略。讀結構包括旁視 (LOOK Aside)高速緩存和通視 (LOOK Through)高速緩存兩種。寫策略包含寫通 (WriteThrough)策略和回寫(WriteBack)策略兩種方式。通常在讀結構中也包含寫策略。 1) 旁視高速緩存 Cache 旁視 Cache結構示意圖如圖 。其特點是 Cache與主存并接到系統(tǒng)接口上，二者能同時監(jiān)視 CPU的一個總線周期，故稱 Cache具有旁視特性。 當微處理器啟動一個讀周期， Cache便將CPU發(fā)出的尋址信息與其內部每個數(shù)據(jù)行的地址進行比較，如果 CPU發(fā)出的尋址信息包含在Cache中，數(shù)據(jù)信息便從 Cache中讀出。 否則，主存將響應 CPU發(fā)出的讀周期，讀出所尋址數(shù)據(jù)行的數(shù)據(jù)信息，經系統(tǒng)數(shù)據(jù)總線送 CPU。與此同時 Cache將捆綁此來自主存的數(shù)據(jù)行，以便微處理器下次尋址該數(shù)據(jù)行時 Cache能命中。 圖 旁視高速緩存 Cache結構 微 處 理 器S R A MC a c h e 控 制 器T a g R A M系 統(tǒng) 接 口 由于旁視 Cache和主存能同時監(jiān)視微處理器的讀總線周期， Cache能及時進行捆綁操作。然而，若其他的總線控制設備正在訪問主存儲器，旁視 Cache不能被微處理器訪問。 2) 通視高速緩存 Cache 通 視 Cache的結構示意圖如圖 。其特點是主存儲器接到系統(tǒng)接口上， Cache部件位于微處理器和主存儲器之間，微處理器發(fā)出的讀總線周期在到達主存儲器之前必先經過 Cache監(jiān)視，故稱 Cache具有通視特性。當微處理器啟動一次讀總線周期時，若 Cache命中，便不需要訪問主存，否則， Cache會將該讀總線周期經系統(tǒng)接口傳至主存，由主存來響應微處理器的讀請求。同時， Cache也將捆綁從主存讀出的數(shù)據(jù)行，以便微處理器下次訪問該數(shù)據(jù)行時， Cache能命中。 圖 通視高速緩存 Cache結構 微 處 理 器C a c h e 控 制 器 T a g R A MS R A M系 統(tǒng) 接 口 當系統(tǒng)總線的主控設備訪問主存時，微處理器依然能訪問通視 Cache，只有當 Cache未命中時，才需要等待。這時主存必須在 Cache檢查完未命中后，才能響應 CPU的讀周期。 因 此 通視 Cache的工作效率較旁視 Cache高，但其電路結構要復雜些。 3) 寫策略 寫通策略是指每當微處理器對 Cache某一位置更新數(shù)據(jù)時， Cache控制器隨即將這一更新數(shù)據(jù)寫入主存的相應位置上，使主存隨時都擁有Cache的最新內容。 回寫策略的優(yōu)點是： Cache某一位置內容更新后，向主存的回寫操作并不是每次都要占用單獨的總線周期，因而系統(tǒng)的工作效率高，但Cache的復雜程度也高。 現(xiàn)代內存技術 １ . DRAM技術的發(fā)展 (1) Fast Page Mode(FPM，快速頁模式 )FPM曾經一度是計算機中最常使用的 DRAM技術。事實上，當年由于 FPM技術很普遍地被使用，它被省略 FPM而直接稱為 DRAM。 FPM是 80486和早期 Pentium時代普遍使用的內存技術。 (2) Extended Data Out(EDO，擴展數(shù)據(jù)輸出 ) 1995年時， EDO技術成為另一項內存新技術。它與 FPM 技術相當類似，在 EDO芯片內，任何存儲器訪問，都將 RAS選中的 256位數(shù)據(jù)存儲在鎖存器中，因此在大多數(shù)順序執(zhí)行的程序中，不需要等待狀態(tài) (時間 )即可交換數(shù)據(jù)，故而速度要比普通 DRAM快 15~30%。 EDO芯片工作電壓一般為 5V，速度在 40ns以上，其主要應用在當時的 80486及早期的 Pentium組成的電腦上。 (3) Synchronized DRAM(SDRAM同步動態(tài)隨機存儲器 ) 1996年底， SDRAM開始在系統(tǒng)中出現(xiàn)，不同于早期的技術， SDRAM是為了與中央處理器時鐘同步而設計，這使得內存控制器能夠知道訪問存儲器所需的準確時鐘周期數(shù)。 SDRAM有數(shù)種不同的速度，以便與不同的處理器的時鐘同步。 (4) Double Data Rate Synchronized DRAM(DDR SDRAM，雙倍數(shù)據(jù)速率 SDRAM) DDR SDRAM也就是 “ 雙倍速率 SDRAM”的意思，是新一代的 SDRAM技術。 DDR在時鐘信號上升沿與下降沿各傳輸一次數(shù)據(jù)，這使得 DDR的數(shù)據(jù)傳輸速度為傳統(tǒng) SDRAM的兩倍。由于僅多采用了下降沿信號，因此并不會造成功耗增加。至于地址與控制信號則與傳統(tǒng) SDRAM相同，僅在時鐘上升沿傳輸。 (5) Direct Rambus(直接總線式隨機存儲器 ) Direct Rambus是一項挑戰(zhàn)傳統(tǒng)內存儲器設計的全新 DRAM結構以及接口標準。與較早的內存技術相比，其采用了新一代高速簡單內存架構。它以高達 800MHz的速度在一個稱為 Direct Rambus Channel的狹窄 16位總線傳輸數(shù)據(jù)。在 64位總線上傳輸速度為 100MHz。 2. 其它的內存技術 (1) Enhanced SDRAM (ESDRAM，增強型同步動態(tài)隨機存儲器 ) 為了提高標準內存模塊的速度與效率，某些制造廠家將一小部分的 SRAM直接合并于芯片上，制成一個芯片上的快速緩沖儲存區(qū)。 ESDRAM本身是一個 SDRAM 加上一個小容量的 SRAM快速緩沖儲存區(qū)，使訪問速度達到 200MHz。 (2) Fast Cycle RAM (FCRAM，快速循環(huán)隨機存儲器 ) FCRAM是由 Toshiba與 Fujitsu為特殊設備系統(tǒng)而共同研究開發(fā)的，例如高階服務器、打印機與電信轉接系統(tǒng)。它包括內存數(shù)組分割以及內部流水線設計，用以加速隨機存取以及減少電力消耗。 END