微型計(jì)算機(jī)原理與接口技術(shù)第二版-劉彥文等-第4章-資料下載頁(yè)
2025-05-26 08:12本頁(yè)面
【正文】 ，如圖 。 如果某微型機(jī)系統(tǒng)中既有一級(jí) Cache，又有二級(jí)Cache， CPU將首先訪問(wèn)內(nèi)部高速緩存，若內(nèi)部高速緩存未命中，再訪問(wèn)外部高速緩存，只有當(dāng)外部高速緩存未命中，才訪問(wèn)主存。顯然采用兩級(jí)高速緩存時(shí)，高速緩存未命中的概率非常低。 圖 高速緩沖存儲(chǔ)器與主存、 CPU的關(guān)系 采用高速緩存技術(shù)的關(guān)鍵問(wèn)題是，如何使高速緩存內(nèi)的指令和數(shù)據(jù)恰好總是當(dāng)時(shí) CPU所需要的。根據(jù)大量典型程序的試驗(yàn)結(jié)果表明， CPU當(dāng)前要執(zhí)行的程序和存取的數(shù)據(jù)一般都局限在一個(gè)較小的范圍，這是因?yàn)槿藗冊(cè)诰帉?xiě)程序時(shí)，通常較多地設(shè)計(jì)成局部循環(huán)或嵌套循環(huán)，使CPU執(zhí)行程序時(shí)要訪問(wèn)的存儲(chǔ)單元相對(duì)較為集中。這樣，就可將小塊的程序段副本預(yù)先送入高速緩存中，供 CPU快速調(diào)用和執(zhí)行。 為達(dá)到提高 CPU工作效率的目的，高速緩存的存取速度應(yīng)該至少是主存的幾倍；它的存儲(chǔ)容量應(yīng)選擇恰當(dāng)，不能太大，也不能太小。 從 Cache中查找到 CPU所需的信息稱(chēng)為命中。命中率 (CPU從 Cache中取到有效信息的次數(shù)與 CPU訪問(wèn) Cache的總次數(shù)的比率 )的高低取決于 Cache容量的大小、所運(yùn)行的程序、 Cache的控制算法及 Cache的組織結(jié)構(gòu)。因此，高速緩存容量的選取根據(jù) “ 命中率 ” 來(lái)分析， “ 命中率 ” 需經(jīng)過(guò)大量試驗(yàn)才能確定。 Cache工作原理 Cache存儲(chǔ)器位于主存和 CPU之間，容量較小，由靜態(tài) RAM構(gòu)成。微型機(jī)采用 Cache控制器來(lái)協(xié)調(diào) CPU和主存之間的數(shù)據(jù)傳輸， CPU不僅與Cache相連，與主存也保持通路，如圖 。 圖 Cache 存儲(chǔ)系統(tǒng)基本結(jié)構(gòu) Cache組織結(jié)構(gòu) 1. Cache的組成 2. Cache的結(jié)構(gòu) Cache的結(jié)構(gòu)的特點(diǎn)體現(xiàn)在兩個(gè)方面：讀結(jié)構(gòu)和寫(xiě)策略。讀結(jié)構(gòu)包括旁視 (LOOK Aside)高速緩存和通視 (LOOK Through)高速緩存兩種。寫(xiě)策略包含寫(xiě)通 (WriteThrough)策略和回寫(xiě)(WriteBack)策略兩種方式。通常在讀結(jié)構(gòu)中也包含寫(xiě)策略。 1) 旁視高速緩存 Cache 旁視 Cache結(jié)構(gòu)示意圖如圖 。其特點(diǎn)是 Cache與主存并接到系統(tǒng)接口上，二者能同時(shí)監(jiān)視 CPU的一個(gè)總線周期，故稱(chēng) Cache具有旁視特性。 當(dāng)微處理器啟動(dòng)一個(gè)讀周期， Cache便將CPU發(fā)出的尋址信息與其內(nèi)部每個(gè)數(shù)據(jù)行的地址進(jìn)行比較，如果 CPU發(fā)出的尋址信息包含在Cache中，數(shù)據(jù)信息便從 Cache中讀出。 否則，主存將響應(yīng) CPU發(fā)出的讀周期，讀出所尋址數(shù)據(jù)行的數(shù)據(jù)信息，經(jīng)系統(tǒng)數(shù)據(jù)總線送 CPU。與此同時(shí) Cache將捆綁此來(lái)自主存的數(shù)據(jù)行，以便微處理器下次尋址該數(shù)據(jù)行時(shí) Cache能命中。 圖 旁視高速緩存 Cache結(jié)構(gòu) 微 處 理 器S R A MC a c h e 控 制 器T a g R A M系 統(tǒng) 接 口 由于旁視 Cache和主存能同時(shí)監(jiān)視微處理器的讀總線周期， Cache能及時(shí)進(jìn)行捆綁操作。然而，若其他的總線控制設(shè)備正在訪問(wèn)主存儲(chǔ)器，旁視 Cache不能被微處理器訪問(wèn)。 2) 通視高速緩存 Cache 通 視 Cache的結(jié)構(gòu)示意圖如圖 。其特點(diǎn)是主存儲(chǔ)器接到系統(tǒng)接口上， Cache部件位于微處理器和主存儲(chǔ)器之間，微處理器發(fā)出的讀總線周期在到達(dá)主存儲(chǔ)器之前必先經(jīng)過(guò) Cache監(jiān)視，故稱(chēng) Cache具有通視特性。當(dāng)微處理器啟動(dòng)一次讀總線周期時(shí)，若 Cache命中，便不需要訪問(wèn)主存，否則， Cache會(huì)將該讀總線周期經(jīng)系統(tǒng)接口傳至主存，由主存來(lái)響應(yīng)微處理器的讀請(qǐng)求。同時(shí)， Cache也將捆綁從主存讀出的數(shù)據(jù)行，以便微處理器下次訪問(wèn)該數(shù)據(jù)行時(shí)， Cache能命中。 圖 通視高速緩存 Cache結(jié)構(gòu) 微 處 理 器C a c h e 控 制 器 T a g R A MS R A M系 統(tǒng) 接 口 當(dāng)系統(tǒng)總線的主控設(shè)備訪問(wèn)主存時(shí)，微處理器依然能訪問(wèn)通視 Cache，只有當(dāng) Cache未命中時(shí)，才需要等待。這時(shí)主存必須在 Cache檢查完未命中后，才能響應(yīng) CPU的讀周期。 因 此 通視 Cache的工作效率較旁視 Cache高，但其電路結(jié)構(gòu)要復(fù)雜些。 3) 寫(xiě)策略 寫(xiě)通策略是指每當(dāng)微處理器對(duì) Cache某一位置更新數(shù)據(jù)時(shí)， Cache控制器隨即將這一更新數(shù)據(jù)寫(xiě)入主存的相應(yīng)位置上，使主存隨時(shí)都擁有Cache的最新內(nèi)容。 回寫(xiě)策略的優(yōu)點(diǎn)是： Cache某一位置內(nèi)容更新后，向主存的回寫(xiě)操作并不是每次都要占用單獨(dú)的總線周期，因而系統(tǒng)的工作效率高，但Cache的復(fù)雜程度也高。 現(xiàn)代內(nèi)存技術(shù) １ . DRAM技術(shù)的發(fā)展 (1) Fast Page Mode(FPM，快速頁(yè)模式 )FPM曾經(jīng)一度是計(jì)算機(jī)中最常使用的 DRAM技術(shù)。事實(shí)上，當(dāng)年由于 FPM技術(shù)很普遍地被使用，它被省略 FPM而直接稱(chēng)為 DRAM。 FPM是 80486和早期 Pentium時(shí)代普遍使用的內(nèi)存技術(shù)。 (2) Extended Data Out(EDO，擴(kuò)展數(shù)據(jù)輸出 ) 1995年時(shí)， EDO技術(shù)成為另一項(xiàng)內(nèi)存新技術(shù)。它與 FPM 技術(shù)相當(dāng)類(lèi)似，在 EDO芯片內(nèi)，任何存儲(chǔ)器訪問(wèn)，都將 RAS選中的 256位數(shù)據(jù)存儲(chǔ)在鎖存器中，因此在大多數(shù)順序執(zhí)行的程序中，不需要等待狀態(tài) (時(shí)間 )即可交換數(shù)據(jù)，故而速度要比普通 DRAM快 15~30%。 EDO芯片工作電壓一般為 5V，速度在 40ns以上，其主要應(yīng)用在當(dāng)時(shí)的 80486及早期的 Pentium組成的電腦上。 (3) Synchronized DRAM(SDRAM同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器 ) 1996年底， SDRAM開(kāi)始在系統(tǒng)中出現(xiàn)，不同于早期的技術(shù)， SDRAM是為了與中央處理器時(shí)鐘同步而設(shè)計(jì)，這使得內(nèi)存控制器能夠知道訪問(wèn)存儲(chǔ)器所需的準(zhǔn)確時(shí)鐘周期數(shù)。 SDRAM有數(shù)種不同的速度，以便與不同的處理器的時(shí)鐘同步。 (4) Double Data Rate Synchronized DRAM(DDR SDRAM，雙倍數(shù)據(jù)速率 SDRAM) DDR SDRAM也就是 “ 雙倍速率 SDRAM”的意思，是新一代的 SDRAM技術(shù)。 DDR在時(shí)鐘信號(hào)上升沿與下降沿各傳輸一次數(shù)據(jù)，這使得 DDR的數(shù)據(jù)傳輸速度為傳統(tǒng) SDRAM的兩倍。由于僅多采用了下降沿信號(hào)，因此并不會(huì)造成功耗增加。至于地址與控制信號(hào)則與傳統(tǒng) SDRAM相同，僅在時(shí)鐘上升沿傳輸。 (5) Direct Rambus(直接總線式隨機(jī)存儲(chǔ)器 ) Direct Rambus是一項(xiàng)挑戰(zhàn)傳統(tǒng)內(nèi)存儲(chǔ)器設(shè)計(jì)的全新 DRAM結(jié)構(gòu)以及接口標(biāo)準(zhǔn)。與較早的內(nèi)存技術(shù)相比，其采用了新一代高速簡(jiǎn)單內(nèi)存架構(gòu)。它以高達(dá) 800MHz的速度在一個(gè)稱(chēng)為 Direct Rambus Channel的狹窄 16位總線傳輸數(shù)據(jù)。在 64位總線上傳輸速度為 100MHz。 2. 其它的內(nèi)存技術(shù) (1) Enhanced SDRAM (ESDRAM，增強(qiáng)型同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器 ) 為了提高標(biāo)準(zhǔn)內(nèi)存模塊的速度與效率，某些制造廠家將一小部分的 SRAM直接合并于芯片上，制成一個(gè)芯片上的快速緩沖儲(chǔ)存區(qū)。 ESDRAM本身是一個(gè) SDRAM 加上一個(gè)小容量的 SRAM快速緩沖儲(chǔ)存區(qū)，使訪問(wèn)速度達(dá)到 200MHz。 (2) Fast Cycle RAM (FCRAM，快速循環(huán)隨機(jī)存儲(chǔ)器 ) FCRAM是由 Toshiba與 Fujitsu為特殊設(shè)備系統(tǒng)而共同研究開(kāi)發(fā)的，例如高階服務(wù)器、打印機(jī)與電信轉(zhuǎn)接系統(tǒng)。它包括內(nèi)存數(shù)組分割以及內(nèi)部流水線設(shè)計(jì)，用以加速隨機(jī)存取以及減少電力消耗。 END
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