【導(dǎo)讀】統(tǒng)的集成電路設(shè)計(jì)方法，逐漸成為電子系統(tǒng)設(shè)計(jì)者的主要設(shè)計(jì)手段。具有功能強(qiáng)大、界面友好和使用方便等特點(diǎn)，是目前教育與工業(yè)界流行的集成電路。MAXplusⅡ是一種在電子技術(shù)工程與電子技術(shù)教學(xué)中廣泛應(yīng)用的優(yōu)秀計(jì)算機(jī)仿。真軟件，被譽(yù)為“計(jì)算機(jī)里的電子實(shí)驗(yàn)室”。本文介紹了一種基于MAXplusⅡ軟件設(shè)計(jì)數(shù)字電。EDA在數(shù)字電路課程設(shè)計(jì)中的必要性············································2. 設(shè)計(jì)電子鐘的可行性分析·······················································&#

　　

【正文】 y 為上升沿時(shí)， min1 輸出由 9 變?yōu)?0，并且 min1 都是由 0 到 9 循環(huán)， min2 輸出由 5 變?yōu)?0，并且 min2 都是由 0 到 5循環(huán)，所以，這是一個(gè) 60 進(jìn)制的分控制模塊 16 時(shí)計(jì)數(shù)電路 時(shí)模塊圖 程序如下： library ieee。 use 。 use 。 entity hour is port (clk,reset:in std_logic。 hour1,hour2:out std_logic_vector(3 downto 0))。 end hour。 architecture rt1 of hour is signal hour1_t,hour2_t:std_logic_vector(3 downto 0)。 begin process(clk,reset) begin if reset=39。139。then hour1_t=0000。 hour2_t=0000。 elsif clk39。event and clk=39。139。then if hour1_t=0011 and hour2_t=0010then hour1_t=0000。 hour2_t=0000。 else 17 if hour1_t=1001then hour1_t=0000。 if hour2_t=0010then hour2_t=0000。 else hour2_t=hour2_t+1。 end if。 else hour1_t=hour1_t+1。 end if。 end if。 end if。 end process。 hour1=hour1_t。 hour2=hour2_t。 end rt1。 仿真波形 仿真波形分析：由仿真波形圖可知，當(dāng) clk 為上升沿時(shí)， hour1 輸出由 9變?yōu)?0，并且 hour1都是由 0到 9 循環(huán)， hour2 輸出由 2 變?yōu)?0，并且 hour2 都是由 0到 2 循環(huán)，所以，這是一個(gè)24 進(jìn)制的時(shí)控制模。 6 選 1 掃描顯示 電路 掃描顯示模塊圖 18 程序如下： library ieee。 use 。 use 。 entity mux6_1scan is port(clkscan,reset:in std_logic。 in1,in2,in3,in4,in5,in6:in std_logic_vector(3 downto 0)。 data:out std_logic_vector(3 downto 0)。 sel:out std_logic_vector(2 downto 0))。 end mux6_1scan。 architecture rt1 of mux6_1scan is signal count:std_logic_vector(2 downto 0)。 begin process(clkscan,reset) begin if reset=39。139。then count=000。 elsif clkscan39。event and clkscan=39。139。then if count=101then count=000。 else count=count+1。 end if。 19 end if。 end process。 process(count) begin case count is when 000=data=in1。 when 001=data=in2。 when 010=data=in3。 when 011=data=in4。 when 100=data=in5。 when others=data=in6。 end case。 end process。 sel=count。 end rt1。 仿真波形 仿真波形分析：由仿真波形圖可知，當(dāng) clkscan 脈沖輸入時(shí)，輸入信號(hào) sel 為 001 時(shí)，輸出count 為 1，當(dāng) sel 為 010 時(shí)，輸出信號(hào) count 為 2，直到 101 時(shí)，當(dāng)輸入信號(hào)又由 5 變?yōu)?0開始循環(huán)。 7 段數(shù)碼顯示器 7 段顯示模塊圖 20 程序如下： library ieee。 use 。 entity segment7 is port(data:in std_logic_vector(3 downto 0)。 dout:out std_logic_vector(6 downto 0))。 end segment7。 architecture behav of segment7 is begin process(data) begin case data is when 0000=dout=0111111。 when 0001=dout=0000110。 when 0010=dout=1011011。 when 0011=dout=1001111。 when 0100=dout=1100110。 when 0101=dout=1101101。 when 0110=dout=1111101。 when 0111=dout=0100111。 when 1000=dout=1111111。 when 1001=dout=1101111。 when others=dout=0000000。 end case。 end process。 21 end behav。 仿真波形 第四章 EWB 電子鐘仿真結(jié)果 EWB 電子鐘基本功能仿真結(jié)果 首先，由石英晶體振蕩器輸出穩(wěn)定的脈沖信號(hào)，經(jīng)過(guò)振蕩器輸出標(biāo)準(zhǔn)的秒脈沖信號(hào)，秒計(jì)數(shù)電路為六十進(jìn)制計(jì)數(shù)器，秒計(jì)數(shù)電路將振蕩器產(chǎn)生的秒脈沖信號(hào)作為 輸入信號(hào)，進(jìn)行計(jì)數(shù)，并通過(guò)秒顯示器顯示秒；其次，當(dāng)秒計(jì)數(shù)器完成 60 個(gè)秒計(jì)數(shù)后，秒計(jì)時(shí)電路清零，輸出一個(gè)“分計(jì)時(shí)信號(hào)”，分計(jì)時(shí)電路收到秒計(jì)時(shí)電路產(chǎn)生的信號(hào)后，開始計(jì)數(shù)并顯示分；再次，當(dāng)分計(jì)時(shí)電路完成 60 個(gè)分計(jì)數(shù)后，分計(jì)數(shù)器清零，輸出一個(gè)“時(shí)計(jì)時(shí)信號(hào)”，時(shí)計(jì)時(shí)電路收到分計(jì)時(shí)電路產(chǎn)生的信號(hào)后，開始計(jì)數(shù)并顯示時(shí)；最后，時(shí)計(jì)時(shí)電路完成 12個(gè)時(shí)計(jì)數(shù)后，清零。 完成電子鐘基本功能仿真結(jié)果。 EWB 電子鐘 整體 功能仿真結(jié)果 一個(gè)周期完成波形圖 22 該圖顯示的是一個(gè)周期結(jié)束時(shí)的波形， 23： 59： 59 跳轉(zhuǎn)到 00： 00： 00。由于當(dāng)時(shí)設(shè)計(jì)時(shí)用了兩個(gè)時(shí)鐘，把 6選 1 掃描器的時(shí)鐘獨(dú)立出來(lái)了，所以有 clkscan 這個(gè)信號(hào)。后來(lái)經(jīng)過(guò)老師的指導(dǎo)，把兩個(gè)時(shí)鐘綜合成一個(gè)， clkscan 由分頻未完成時(shí)取得，大小為 100Hz。 結(jié)束語(yǔ) 隨著電子設(shè)計(jì)自動(dòng)化技術(shù)的普及，利用 EDA 技術(shù)進(jìn)行數(shù)字電路課程設(shè)計(jì)，不僅可以很好地鍛煉學(xué)生的綜合設(shè)計(jì)開發(fā)能力 和動(dòng)手能力，從而激發(fā)學(xué)生的學(xué)習(xí)興趣，還可以大大節(jié)約數(shù)字電路課程設(shè)計(jì)實(shí)驗(yàn)的成本，提高設(shè)計(jì)效率。因此，將 EDA 技術(shù)應(yīng)用于數(shù)字電路課程設(shè)計(jì)必將成為今后數(shù)字電路實(shí)驗(yàn)課程改革的新動(dòng)向。 EDA 軟件，可方便地在計(jì)算機(jī)上進(jìn)行電路設(shè)計(jì)、仿真，其電路結(jié)構(gòu)及設(shè)計(jì)觀念可以很容易地被修正；也可方便地更換所需要的元件。通過(guò)模擬可快速地反映出所設(shè)計(jì)電路的性能。若能利用計(jì)算機(jī)輔助設(shè)計(jì)進(jìn)行電路模擬與分析，則可有效地節(jié)約資源、縮短產(chǎn)品研發(fā)的成本與時(shí)間。 我能順利的完成畢業(yè)設(shè)計(jì)，寫完畢業(yè)設(shè)計(jì)論文。我必需感謝因特網(wǎng)，因?yàn)樗鼮槲姨峁┝嗽S多論文的參考 資料，而且可以很方便快速的查找到相應(yīng)的資料。雖然它能夠提供許多，但也有另一面，過(guò)度的依賴計(jì)算機(jī)、因特網(wǎng)。人的思維能力將會(huì)退化，應(yīng)該合理使用計(jì)算機(jī)及因特網(wǎng)。 回顧總結(jié)，通過(guò)此次畢業(yè)設(shè)計(jì)論文，讓我學(xué)到了許多，不止是一些新的理論知識(shí)和具體的動(dòng)手實(shí)踐。更重要的是一種思想，大的問(wèn)提可以轉(zhuǎn)換成小的問(wèn)題解決，困難的問(wèn)題通過(guò)轉(zhuǎn)換 23 成小的問(wèn)題解決。相信這將會(huì)對(duì)我今后的學(xué)習(xí)工作帶來(lái)幫助。這次畢業(yè)設(shè)計(jì)論文，讓我認(rèn)識(shí)到我缺少的很多。理論與實(shí)踐都匱乏，不僅是專業(yè)知識(shí)，其它方面的知識(shí)了解的也少。在今后，需要不斷的學(xué)習(xí)。不斷的充實(shí)自身。 在本次畢業(yè)論文中，曾遇到過(guò)不少問(wèn)題，如果單靠我個(gè)人的努力，很難按時(shí)完成的，在此，我衷心感謝我的指導(dǎo)老師，我學(xué)到了很多東西。知道老師認(rèn)真負(fù)責(zé)的工作態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平都使我獲益非淺。老師無(wú)論在理論上還是在實(shí)踐中，都給予我無(wú)私幫助和悉心的教導(dǎo)，使我的畢業(yè)論文得以順利地按時(shí)完成。另外，感謝學(xué)院領(lǐng)導(dǎo)、班主任、各位同學(xué)對(duì)我的關(guān)懷、幫助，為我提供了良好的環(huán)境以及各方面的支持。 24 參考文獻(xiàn) [1] 曾繁泰 李冰 李曉林 .《 EDA 工程概論》 [M]. 清華大學(xué)出版社 , 2020 年 . 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