集成信號發(fā)生器ppt課件-資料下載頁
2025-05-07 07:15本頁面
【正文】 選擇端 71 MASTER RESET 初始化串行 /并行程序總線，并設(shè)置控制寄存器到由缺省值定義的空閑狀態(tài)。邏輯高有效。上電啟動時，必需對該引腳進行正確的操作 REFCLKREFCLK2022年 6月 4日星期六 42 由 AD9852構(gòu)成的信號發(fā)生器 該系統(tǒng)中 ， 由 TMS320LF2407作控制器 ， 采取串口連接方式 ， 利用 TMSLF2407A片內(nèi)的串行外設(shè)接口 (SPI)控制 AD9852， 通過 5個端口即可實現(xiàn)串行數(shù)據(jù)的傳輸控制 。 2022年 6月 4日星期六 43 RD/CS是復用信號 ， 在串行工作狀態(tài)下 CS作為 AD9852串行總線的片選信號 ， I/O RESET是串口總線復位信號 ， SCLK是串口時鐘信號 ， 系統(tǒng)采用的是 2線串口通信模式 ， 使用 SDIO端口進行雙向輸入輸出操作 ， I/O UD是更新時鐘信號 。 2022年 6月 4日星期六 44 ? SCLK的前 8個上升沿對應于指令周期 ， 在指令周期中 ， 用戶向 AD9852的串口控制器發(fā)送命令字來控制 ， 隨后進行的是串行數(shù)據(jù)傳輸 。 ? 數(shù)據(jù)傳輸周期從 SCLK的第 9個上升沿開始 ， 輸入數(shù)據(jù)在時鐘上升沿寫入 ， 輸出的數(shù)據(jù)則在時鐘的下降沿讀出 。 由串口傳送的數(shù)據(jù)首先被寫入 I/O緩存寄存器中 ， 當系統(tǒng)接收到有效的更新信號時 ，才將這些數(shù)據(jù)寫入內(nèi)部控制寄存器組 ， 完成相應的功能 。 AD9852的串行通信周期分為 2個階段 2022年 6月 4日星期六 45 ① 給系統(tǒng)上電 ， 由 DSP向 AD9852發(fā)出復位信號 ， 此信號需要至少保持 10個參考時鐘周期的高電平 ② 將 S/P SELECT置 0， 選擇串行數(shù)據(jù)輸入方式 ③ 給 AD9852發(fā)送控制字 ， 使 AD9852工作狀態(tài)由缺省的內(nèi)部更新時鐘模式改變成外部時鐘更新模式 ④ 將 AD9852時鐘倍頻器工作的控制字寫入 AD9852的 I/O緩沖寄存器中 ， 然后由 DSP發(fā)出外部更新時鐘 ， 更新 AD9852內(nèi)部控制寄存器 ⑤ DSP發(fā)出外部更新信號 ， 至少等待 1ms時間使AD9852內(nèi)部鎖相環(huán)鎖定 。 然后由 DSP發(fā)送有關(guān)信號波形參數(shù)給 AD9852， 對其內(nèi)部控制寄存器的內(nèi)容進行同步更新 。 AD9852的控制流程如下： 2022年 6月 4日星期六 46 基于 FPGA的 DDS任意波形發(fā)生器 目前利用專門 DDS芯片開發(fā)的信號源比較多 ， 它們輸出頻率高 、 波形好 、 功能也較多 ， 但它的 ROM里一般都只存有一種波形 (正弦波 ) ， 加上一些外圍電路也能用它產(chǎn)生少數(shù)幾種波形 ， 但速度受到很大的限制 ， 因此它使用不是很靈活 ， 為了增加其靈活性 ， 可以采用 FPGA實現(xiàn) DDS技術(shù) ， 把 DDS中的 ROM 改用 SRAM， SRAM作為一個波形抽樣數(shù)據(jù)的公共存儲器 ， 只要改變存儲波形信息的數(shù)據(jù) ， 就可以靈活地實現(xiàn)任意波形發(fā)生器 。 2022年 6月 4日星期六 47 ? DDS系統(tǒng)是設(shè)計的關(guān)鍵 ， 主要由相位累加模塊 、地址總線控制模塊 、 數(shù)據(jù)總線控制模塊以及波形數(shù)據(jù)存儲器 SRAM等組成 。 ? 其中相位累加模塊 、 地址總線控制模塊和數(shù)據(jù)總線控制模塊都是在 FPGA上實現(xiàn) 。 ? 相位累加器是整個 DDS系統(tǒng)運轉(zhuǎn)的關(guān)鍵 ， 其設(shè)計的好壞直接影響到整個系統(tǒng)的功能 ， 它實質(zhì)上是 1個帶反饋的 N位加法器 ， 把輸出數(shù)據(jù)作為另一路輸入數(shù)據(jù)與送來的頻率控制字進行連續(xù)相加 ， 產(chǎn)生有規(guī)律的 N 位地址碼 。 ? 該系統(tǒng)主要由 DDS 系統(tǒng) 、 數(shù)模轉(zhuǎn)換以及輸出信號調(diào)理等部分組成 ， 由單片機控制 ， 外加鍵盤及顯示等人機接口部分 。 2022年 6月 4日星期六 48
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