【正文】 1，則發(fā)送的數(shù)據(jù)的二進(jìn)制數(shù)為00101010111（1位開始位+8位數(shù)據(jù)位+1位奇校驗位+1位停止位）。 單片機(jī)部分先對FPGA發(fā)送過來的文件頭進(jìn)行確認(rèn)，正確就接收文件，否則放棄接收的數(shù)據(jù)。根據(jù)FPGA發(fā)送模塊的協(xié)議，對串口控制寄存器SCON和波特率控制寄存器PCON的設(shè)置即可實現(xiàn)。 頂層模塊設(shè)計頂層模塊起連接作用，將各個分模塊很好的連接起來即可，頂層模塊程序如下：library IEEE。use 。use 。use 。 Unment the following lines to use the declarations that are provided for instantiating Xilinx primitive ponents.library UNISIM。use 。entity adc_top is Port ( clk0,eoc : in std_logic。 外部時鐘信號 ale,adda,oe,start: out std_logic。 adc0809的控制信號 dout : out std_logic_vector(7 downto 0)。 8位二進(jìn)制輸出 gaoout,ddout : out std_logic_vector(6 downto 0))。 兩個數(shù)碼管輸出end adc_top。architecture Behavioral of adc_top isponent div 分頻元件定義語句 Port ( clk : in std_logic。 clk1 : out std_logic。 shuout: out std_logic_vector(7 downto 0))。end ponent。ponent adc_main 采樣控制元件定義語句 port (d :in std_logic_vector(7 downto 0)。 clk,eoc : in std_logic。 lock1, ale, start, oe, adda : out std_logic。 q : out std_logic_vector(7 downto 0))。end ponent。ponent seg 輸出顯示元件定義語句 Port (hh: in std_logic_vector(3 downto 0)。 ll: in std_logic_vector(3 downto 0)。 lockk : in std_logic。 y : out std_logic_vector(7 downto 0)。 q1: out std_logic_vector(6 downto 0)。 q2: out std_logic_vector(6 downto 0))。end ponent。 signal r,f:std_logic。 定義中間信號 signal s,i:std_logic_vector(7 downto 0)。 定義中間8位二進(jìn)制信號signal g,h:std_logic_vector(3 downto 0)。 定義中間4位二進(jìn)制信號 beginu0:div port map(clk=clk0,clk1=r,shuout=i)。u1:adc_main port map(clk=r,d=i,eoc=eoc,lock1=f,ale=ale,start=start,oe=oe,adda=adda,q(7 downto 4)=g,q(3 downto 0)=h)。u2:seg port map(hh=g,ll=h,lockk=f,y=dout,q1=gaoout,q2=ddout)。end Behavioral。 第6章 系統(tǒng)的功能仿真及分析 采樣控制模塊仿真及分析，： 采樣控制模塊的仿真結(jié)果：當(dāng)時鐘上升沿觸發(fā)時，將next_current中的狀態(tài)送入current_state中。從黃色虛線以后開始，當(dāng)current_state為st0時，ale為低電平0此時地址鎖存信號無效，外界沒有模擬信號輸入；start為低電平0此時還沒有啟動模數(shù)轉(zhuǎn)換；oe為低電平0此時三態(tài)緩沖寄存器沒打開、無數(shù)據(jù)輸出；lock為低電平0此時無數(shù)據(jù)鎖存功能；此狀態(tài)稱為初始狀態(tài)，后面的其它狀態(tài)只需判斷與初始狀態(tài)不同的部分即變化的信號。當(dāng)current_state為st1時，ale為高電平1此時地址鎖存信號開啟，允許外界模擬信號的輸入。當(dāng)current_state為st2時，start為高電平1此時啟動模數(shù)轉(zhuǎn)換。當(dāng)current_state為st3時,ale,start,oe,lock與初始狀態(tài)相同，此時eoc剛好是下降沿，啟動采樣。當(dāng)current_state為st4時，ale,start,oe,lock與初始狀態(tài)相同，如圖中所示等待eoc的上升沿來臨停止采樣。當(dāng)current_state為st5時，oe為高電平1此時三態(tài)緩沖寄存器打開、數(shù)據(jù)輸出。當(dāng)current_state為st6時，lock為高電平1此時將d中的數(shù)據(jù)鎖存入q中。至此一個循環(huán)完成，以下類似。分頻模塊的仿真步驟與采樣控制模塊類似，： 分頻模塊的頂層原理圖： 分頻模塊的激勵測試文件分頻模塊的測試激勵文件不需要預(yù)置輸入，輸入即為時鐘(這里的時鐘頻率為32MHz)。： 分頻模塊的仿真結(jié)果為了看到仿真結(jié)果，程序中設(shè)置循環(huán)次數(shù)為4，即輸入時鐘每經(jīng)過4個上升沿觸發(fā)之后，輸出時鐘輸出一個上升沿，即對輸入時鐘進(jìn)行4分頻。，以輸出不同的8位二進(jìn)制數(shù)，這里為可看到仿真結(jié)果，將計數(shù)個數(shù)設(shè)為10，即滿10個上升沿，輸出的8位二進(jìn)制數(shù)加一。由上所述可知，在實際操作中，根據(jù)自己的需要只需改幾個數(shù)值即可，無需對硬件做任何的修改，這也是軟件設(shè)計的優(yōu)越之所在。頂層模塊的仿真步驟與采樣控制模塊類似，： 頂層模塊的頂層原理圖。： 頂層的仿真結(jié)果：當(dāng)時鐘上升沿觸發(fā)時，將next_current中的狀態(tài)送入current_state中。當(dāng)current_state為st0時，ale為低電平0此時地址鎖存信號無效，外界沒有模擬信號輸入；start為低電平0此時還沒有啟動模數(shù)轉(zhuǎn)換；oe為低電平0此時三態(tài)緩沖寄存器沒打開、無數(shù)據(jù)輸出；lock為低電平0此時無數(shù)據(jù)鎖存功能；此狀態(tài)稱為初始狀態(tài)，后面的其它狀態(tài)只需判斷與初始狀態(tài)不同的部分即變化的信號。當(dāng)current_state為st1時，ale為高電平1此時地址鎖存信號開啟，允許外界模擬信號的輸入。當(dāng)current_state為st2時，start為高電平1此時啟動模數(shù)轉(zhuǎn)換。當(dāng)current_state為st3時,ale,start,oe,lock與初始狀態(tài)相同，此時eoc剛好是下降沿，啟動采樣。當(dāng)current_state為st4時，ale,start,oe,lock與初始狀態(tài)相同，如圖中所示等待eoc的上升沿來臨停止采樣。當(dāng)current_state為st5時，oe為高電平1此時三態(tài)緩沖寄存器打開、數(shù)據(jù)輸出。當(dāng)current_state為st6時，lock為高電平1此時將d中的數(shù)據(jù)鎖存入q中,同時將q中的數(shù)據(jù)由dout輸出、由gaoout譯碼輸出q中的高四位二進(jìn)制數(shù)據(jù)、由ddout譯碼輸出q中的低四位二進(jìn)制數(shù)據(jù)。至此一個循環(huán)完成，以下類似。結(jié)束語：由于數(shù)字電子技術(shù)的迅速發(fā)展，把模擬電量轉(zhuǎn)換成數(shù)字量輸出的接口電路A/D 轉(zhuǎn)換器是現(xiàn)實世界中模擬信號向數(shù)字信號的橋梁，是電子技術(shù)發(fā)展的關(guān)鍵和瓶所在。尤其是計算機(jī)在自動控制、自動檢測以及許多其他領(lǐng)域中的廣泛應(yīng)用，數(shù)字電路處理模擬信號的情況也越來越普遍。數(shù)字電路處理模擬信號就是把模擬信號轉(zhuǎn)換成相應(yīng)的數(shù)字信號輸出。在A/D轉(zhuǎn)換器中因為輸入的模擬信號在時間上是連續(xù)的，而輸出的數(shù)字信號是離散的，所以轉(zhuǎn)換只能在一系列選定的瞬間對輸入的模擬信號取樣，然后再把這些取樣值轉(zhuǎn)換成輸出的數(shù)字量。大規(guī)模集成電路芯片ADC0809是一種由單一+5V 電源供電, 采用逐次逼近轉(zhuǎn)換原理, 能夠?qū)?～+5V的8路輸入模擬電壓進(jìn)行分時轉(zhuǎn)換的通用型可編程模數(shù)轉(zhuǎn)換器，利用可編程邏輯器件FPGA對其進(jìn)行采樣控制是本設(shè)計核心。在設(shè)計中，利用硬件描述語言—VHDL編程時，曾經(jīng)遇到過一些比較棘手的問題，通過圖書館看相關(guān)的書籍以及上網(wǎng)查資料學(xué)到了很多，最后采用狀態(tài)機(jī)進(jìn)行設(shè)計，體會到利用狀態(tài)機(jī)進(jìn)行設(shè)計的優(yōu)越性。在做下載時，遇到了好多問題，在老師和同學(xué)的幫助下分析問題，最后成功的解決了問題，從中學(xué)到了不少東西，收獲了許多。參考文獻(xiàn)[1] 王誠，[M].北京:[2] 鄒其洪，李宗倫，[M].吉林:[3] [M].北京:[4] [M].北京:[5] 楊恒，李愛國，王輝，[M].北京:[6] 徐志軍，[M].北京:[7] [M]. 北京: [8] 侯伯亨，[M].西安:[9] 褚振勇，[M]. 西安:[10] 蔣璇，藏春華等. 數(shù)字系統(tǒng)設(shè)計與PLD應(yīng)用技術(shù)[M].北京:[11] [M].北京:[13] 金雁飛，[M].北京:[14] （數(shù)字部分）[M].北京:[15] 黃志偉，[M].北京:[16] 潘松，[M].北京:[17] 董文，徐子亮， 常用A/D、D/A轉(zhuǎn)換器集成電路使用手冊（第二卷）[M].廣州經(jīng)濟(jì)技術(shù)開發(fā)區(qū)電腦系統(tǒng)工程公司.[18] 喬長閣，[M].北京:[35] G. Promitzer. 12b LowPower Fully Differential Switched Capacitor Noncalibrating Successive Approximation ADC with 1MS/s[J]. IEEE J. SolidState Circuits, 2001,36（7）:11381143.[36] Michael Choi, Asad A. Abidi. A 6b sample/s A/D Converter in CMOS[J]. IEEE J. SolidState Circuits, 2001（36）:18471858.[37] Peter C. S., Scholtens, Maarten Vertregt. A 6b 1. 6G sample/s Flash ADC in CMOS using averaging termination[J]. IEEE J. SolidState Circuits, 2002,（37）: 15991609.[38] S. Mortezapour, E. Lee. A 1V 8bit succesive approximation ADC in standard CMOS process[J]. IEEE J. SolidState Circuits, 2000,35（4）:642646.[39] G. Promitzer. 12b LowPower Fully Differential Switched Capacitor Noncalibrating Successive Approximation ADC with 1MS/s[J]. IEEE J. SolidState Circuits, 2001, 36（7）:11381143.謝辭本文從擬定題目到定稿，歷時數(shù)月。在本論文完成之際，首先要向我的導(dǎo)師馬上老師致以誠摯的謝意。在論文的寫作過程中，馬老師給了我許許多多的幫助。他對工作的積極熱情、認(rèn)真負(fù)責(zé)、有條不紊、實事求是的態(tài)度，給我留下了深刻的印象，使我受益非淺。馬老師學(xué)識淵博、治學(xué)嚴(yán)謹(jǐn)，平易近人，在馬老師的悉心指導(dǎo)中，對學(xué)生在畢業(yè)設(shè)計中出現(xiàn)的問題能夠給以及時熱心的指點，使我不僅拓寬了知識面，更使我在發(fā)現(xiàn)問題、分析問題、解決問題等各方面的能力都有了一個明顯的提高。同時，我從馬老師身上學(xué)到了許多為人處世的道理，我想這些將對我今后的發(fā)展產(chǎn)生深遠(yuǎn)的影響。在此我謹(jǐn)向馬老師表示衷心的感謝和深深的敬意。 同時，我要感謝我們學(xué)院給我們授課的各位老師，正是由于他們的傳道、授業(yè)、解惑，讓我學(xué)到了專業(yè)知識，并從他們身上學(xué)到了如何求知治學(xué)、如何為人處事。我也要感謝我的母校南華大學(xué)，是她提供了良好的學(xué)習(xí)環(huán)境和生活環(huán)境，讓我的大學(xué)生活豐富多姿，為我的人生留下精彩的一筆。另外，衷心感謝我的同窗同學(xué)們，在我畢業(yè)論文寫作中，與他們的探討交流使我受益頗多；同時，他們也給了我很多無私的幫助和支持，我在此深表謝意。大學(xué)生活即將結(jié)束，回想過去的點點滴滴，使我深刻感受到的溫暖正是諸位師長給我的關(guān)心和朋友給予我的無私幫助，我收獲頗多。因此，我要在這里向那些給與我?guī)椭完P(guān)懷的人們表示衷心的感謝！25