verilog編碼規(guī)范方案-資料下載頁
2025-04-22 22:14本頁面
【正文】 clk or posedge rst) if (rst==1’b1) t0 = 0 。 else if (t0_en==1’b1) t0 = t0 + 1 。 …s 盡可能地使用FPGA工具能提供的Cores。例如ALTERA/Xilinx的FPGA內(nèi)嵌的DSP可以用于實(shí)現(xiàn)比較復(fù)雜的數(shù)學(xué)計(jì)算公式、算法，而且不占用原有的LUT資源。s 養(yǎng)成良好的習(xí)慣：每個(gè)模塊代碼完成之后單獨(dú)綜合，或者幾個(gè)子模塊合成一個(gè)功能相對(duì)完整的模塊時(shí)綜合一次，把相應(yīng)的warnning或者latch去掉，不能去除的warning需要全部加以說明，并以文檔方式記錄。7 附件1. Verilog編碼文檔模板：//***********************************************************************//// Company : UTStar//// Copyright(c) 2003, UTStar Tele Co., Ltd.// All rights reserved//// Project Name : // Filename : // Designer : your name// Email : name@// Date : //// Version : //// MODULE Name : XXXXX// Description : 161。173。161。173。161。173。. // // Called by : XXXX//// // Modification History// $Log: ,v $// Revision 2007/12/29 03:17:59 hz05145// tab2space//// Revision 2007/06/05 03:57:49 hz05145// xx_yy changed to mmxnn//// Revision 2005/09/20 02:57:07 hz05145// no message//// intial//////***********************************************************************//// *************************// INCLUDES// ************************* `include // ************************* // MODULE DEFINTION // ************************* module SAMPLE( //INPUTS rst, clk77m_sys, mode_choose, //39。039。 choose SDH mode frame。39。139。 means SONET mode frame. cpu_cs, cpu_addr, cpu_datain, cpu_rd, cpu_we, . . . //OUTPUTS cpu_dataout, cpu_int, . . . )。// *************************// INPUTS // *************************input rst。input clk77m_sys。input mode_choose。input cpu_cs。input [7:0] cpu_addr。input [15:0] cpu_datain。input cpu_rd。input cpu_we。// *************************// OUTPUTS// *************************output [15:0] cpu_dataout。output cpu_int。wire [15:0] cpu_dataout。wire cpu_int。// *************************// INTERNAL SIGNALS// *************************wire dout_tmp。reg fifo_wen。// *************************// PARAMETERS// *************************parameter RST_STATE = 339。b000。// *************************// CODE// *************************always @(posedge clk77m_sys or `RST_EDGE rst)begin : FIFO_W_SIG if(rst == `RST_VALUE) begin fifo_wen = 139。b0。 end else begin fifo_wen = fifo_wen_tmp。 endend//FIFO_W_SIG// *************************// SUBMODULE INSTANTIATION// *************************WRAP_SRAM16x15 U_WRAP_SRAM16x15 ( //INPUTs .rst (rst), .addr (sts_num), .clk (clk77m_sys), .din (din), .we (139。b1), .dout_en (139。b1), //OUTPUTs .dout (dout_tmp) )。 endmodule 8 參考文檔：1. Reuse Methodolgy Manual_2, by Michael Keating and Pierre Bricaud2. The Ten Commandments of Excellent Designs, by Peter Chambers 您好，歡迎您閱讀我的文章，本W(wǎng)ORD文檔可編輯修改，也可以直接打印。閱讀過后，希望您提出保貴的意見或建議。閱讀和學(xué)習(xí)是一種非常好的習(xí)慣，堅(jiān)持下去，讓我們共同進(jìn)步。
公司管理相關(guān)推薦
鄂ICP備17016276號(hào)-1