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juemi問題技術(shù)支持的方法初探-資料下載頁

2025-01-14 21:38本頁面
  

【正文】 版圖信息與精確的匹配阻抗,利用差分信號的低電壓的優(yōu)勢,降低系統(tǒng)制造商在設(shè)計上面臨的問題。 (b) 希望系統(tǒng)制造商的設(shè)計人員以高頻信號的設(shè)計為優(yōu)先考慮,不要因為成本問題而忽略了對高頻信號對電路板設(shè)計上的要求。 (c) 遵循差分信號的原則,并盡量將高頻信號放于同一層中,減小過孔。 (d) 解決信號的反射、串?dāng)_噪聲問題的辦法是通過采用先進的EDA工具,選擇正確的布線策略和終端匹配方式,從而得到的理想的信號波形。 (e) 解決系統(tǒng)中EMI問題,首先要減小系統(tǒng)中的各種電源之間的互相影響,如數(shù)字電源和模擬電源通常只某點處連接,且中間加磁珠濾波;還要選擇合適的位置放置去耦電容;最后是在印制板的頂層和底層大面積鋪銅,用較多的過孔將這些地平面連接在一起。信號完整性的分析在高速設(shè)計的作用舉足輕重,只有解決好高速設(shè)計中的信號完整性,高速系統(tǒng)才能準(zhǔn)確、穩(wěn)定地工作。 (f) 基于信號完整性的設(shè)計方法如下: (1) 在PCB板設(shè)計之前,利用CADENCE提供的Model integrity首先建立高速數(shù)字信號傳輸?shù)男盘柾暾阅P汀?(2) 利用SPEECTRAQUEST 工具對對信號完整性問題進行一系列的預(yù)分析,包括電源系統(tǒng)性分析,根據(jù)仿真計算的結(jié)果選擇合適的元器件類型、參數(shù)和電路拓?fù)浣Y(jié)構(gòu),作為電路設(shè)計的依據(jù)。 (3) 在電路的設(shè)計過程中,利用IBIS模型進行信號完整性分析,并綜合元器件和PCB板參數(shù)的公差范圍、PCB版圖設(shè)計中可能的拓?fù)浣Y(jié)構(gòu)和參數(shù)變化等因素,計算分析設(shè)計方案的解空間。利用ALLEGRO工具進行PCB LAYOUT工作. (4) 在電路設(shè)計完成后,利用SPECCTRAQUEST進行布線后仿真,即后仿真,驗證布線的正確性及進行EMI檢查。 (5) 當(dāng)PCB板制造出來后,還可通過實驗儀器的測量來驗證各模型及仿真計算的正確性。
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