電子系統(tǒng)的設(shè)計方法-資料下載頁
2025-01-06 18:07本頁面
【正文】 )主要設(shè)計文件是用 HDL語言編寫的源程序 第 1章 概述 設(shè)計流程 第 1章 概述 在系統(tǒng)設(shè)計之前 ， 首先要進行方案論證 、 系統(tǒng)設(shè)計和器件選擇等準備工作 。 設(shè)計人員將所設(shè)計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來 ， 并送入計算機的過程稱為設(shè)計輸入 。 設(shè)計輸入通常的形式如下： (1)原理圖輸入方式 (2)硬件描述語言輸入方式 (3)波形輸入方式 功能仿真也叫前仿真 。 用戶所設(shè)計的電路必 須在編譯之前進行邏輯功能驗證 ， 此時的仿真沒有延時信 息 ， 對于初步的功能檢測非常方便 。 第 1章 概述 設(shè)計處理是器件設(shè)計中的核心環(huán)節(jié) 。在設(shè)計處理過程中 ， 編譯軟件將對設(shè)計輸入文件進行邏輯化簡 、 綜合優(yōu)化和適配 ， 最后產(chǎn)生編程用的編程文件 。 (1)語法檢查和設(shè)計規(guī)則檢查 (2)邏輯優(yōu)化和綜合 (3)適配和分割 (4)布局和布線 第 1章 概述 5. 時序仿真 時序仿真又稱后仿真或延時仿真 。 由于不同器件的內(nèi)部延時不一樣 ， 不同的布局布線方案也給延時造成不同的影響 ， 因此在設(shè)計處理以后 ， 對系統(tǒng)和各模塊進行時序仿真 ， 分析其時序關(guān)系 ， 估計設(shè)計的性能 ， 以及檢查和消除競爭冒險等是非常有必要的 。 時序仿真完成后 ， 軟件就可產(chǎn)生供器件編程使用的數(shù)據(jù)文件 。 對 EPLD／ CPLD來說 ， 是產(chǎn)生熔絲圖文件 ， 即 JED文件 ， 對于 FPGA來說 ， 是產(chǎn)生位流數(shù)據(jù)文件(BitstreamGen— eration)， 然后將編程數(shù)據(jù)放到對應(yīng)的具體可編程器件中去 。
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