【正文】 r與 Target之間有一個數(shù)據(jù)物件被傳輸 ﹒ 在某一個數(shù)據(jù)階段里 ﹐ 被傳輸?shù)臄?shù)據(jù)位元組數(shù)是由 Initiator 在該資料階段里所設(shè)定的指令／位元組致能訊號數(shù)目來決定 ﹒ 每一個數(shù)據(jù)階段持續(xù)的時間至少在一個 PCI時鐘周期 ﹒ Initiator與 Target都必須表示它們準(zhǔn)備完成該數(shù)據(jù)階段 ﹐ 或者用一個 PCI時鐘周期的等待狀態(tài)來延長數(shù)據(jù)階段 ﹐ 為此 ﹐ PCI匯流排定義了Initiator(IRDY)與 Target(TRDY)所使用的準(zhǔn)備（ ready） 信號線 ﹒ 四 ﹒ 交換期間 Initiator不會傳送傳輸次數(shù)給 Target﹒ 相反 ﹐ 在每一個數(shù)據(jù) 2022/1/3 階段 里 ﹐ 它都會表示是否是最后一個數(shù)據(jù)項(xiàng) ﹒ 在地址階段的開始 ﹐ FRAME＃ 會被驅(qū)動到低電平 ﹐ 并且持續(xù)驅(qū)動 ﹐ 直到 Initiator(IRDY)完成最后一個資料階段為止 ﹒ 當(dāng) Target在資料階段中取樣到 IRDY＃ 被驅(qū)動到低電平 ﹐ 并且 FRAME＃ 被反驅(qū)動到高電平時 ﹐ 它就知道這是最后一個數(shù)據(jù)階段 ﹒ 但 ﹐ 數(shù)據(jù)階段必須直到 Target把 TRDY＃ 訊號驅(qū)動到低電平 ﹐ 才宣告完成 ﹒ 五 ﹒ 交換完成且匯流排回到閑置狀態(tài) Initiator以反驅(qū)動 FRAME＃ 到高電平 ﹐ 以及驅(qū)動 IRDY＃ 到低電平 ﹐ 指示（ BURST傳輸?shù)模┳詈笠淮螖?shù)據(jù)傳輸正在進(jìn)行中 ﹒ 在最后一次數(shù)據(jù)傳輸完成后 .Initiator會以反驅(qū)動其準(zhǔn)備（ IRDY＃） 到高電平的方式 ﹒ 讓 PCI匯流排回到閑置狀態(tài) ﹒ 假設(shè)有 2022/1/3 另一個 BUS MASTER被 PCI匯流排仲裁器授予匯流排的擁有權(quán) ﹐ 并且正在等待目前的 Initiator 讓出匯流排使用權(quán) ﹐ 它就可以在同一個 PCI時鐘周期的上升邊緣（時鐘 9的上升邊緣）偵測 FRAME＃ 及 IRDY＃ 是否被反驅(qū)動到高電平 ﹒ 來偵測匯流排是否已經(jīng)回到閑置狀態(tài) ﹒ 第十章 ﹕ 南橋的介紹 對傳統(tǒng)架構(gòu)的 MB而言 ﹐ 南橋由于該跨接 PCI BUS及 ISA BUS﹐ 遠(yuǎn)離 CPU﹐ 而得名 ﹒ 對于 810及 815芯片組的 HUB架構(gòu)其摒棄了南北橋的架構(gòu) ﹐ 而采用 GMCH（ MCH）＋ ICH架構(gòu) ﹒ 第一節(jié) ﹕ 傳統(tǒng)南橋的功能介紹 以 CAMARO為例說明南橋的內(nèi)部功能 ﹒ 該芯片是 VIA芯片 2022/1/3 組 ﹒ VIA VT82C686A 功能特性如下 ﹕ 1） PCI to ISA Bridge 2） 集成 DMA33 / 66 PCI EIDE控制器 3） 集成 SUPER I／ O控制器 4） Sound Blaster Pro Hardware and Direct Sound Ready AC97 Digital Audio Controller 5） 電壓 ﹐ 溫度 ,風(fēng)扇速度監(jiān)視器及其控制器 ﹒ 6） USB控制器 7）系統(tǒng)管理控制器 ﹒ 2022/1/3 8）即插即用控制器 ﹒ 9）高級電源管理（ APM） 第二節(jié) ﹕ ICH內(nèi)部功能 1） 支持 PCI Rev ﹒ 工作頻率 33 MHz ﹒ 2） ICH0 Supports up to 4 Req/Gnt pairs (PCI Slots)。 ICH supports up to 6 Req/Gnt pairs (PCI Slots). 3） 支持電源管理邏輯 . 4） 增強(qiáng)型 DMA控制器 , 中斷控制器及實(shí)時控制 5） 集成 IDE 控制器 (ICH0支持 Ultra ATA/33。 ICH 支持 Ultra ATA/66). HUB架構(gòu)的 ICH芯片功能以 BMW為例 ﹐ 該芯片 82801是INTEL 810芯片組的成員 ﹒ 其功能如下 ﹕ 2022/1/3 6） USB 總線界面支持 兩個 USB口 . 7） 系統(tǒng)管理總線 (SMBus) patible with most I178。 C devices. 8） AC97 Compliant Link for Audio and Telephony CODECs. 9） Low Pin Count (LPC) interface. 10） Firmware Hub (FWH) interface support. 11） Alert On LAN* (82801AA ICH only). 第三節(jié) ﹕ 中斷號的分配 每個設(shè)備都有一個 IRQ﹐ 當(dāng)設(shè)備用 IRQ向 CPU發(fā)送服務(wù)請求 ﹐ 稱為中斷當(dāng)一條中斷線被激活后 ﹐ CPU就會立即停止當(dāng)前的動作 ﹐ 裝載一定的中斷處理程序（中斷服務(wù) 2022/1/3 程序） ﹐ 當(dāng)服務(wù)結(jié)束后 ﹐ 系統(tǒng)自動回到剛才的斷點(diǎn) ﹒ 如果兩個設(shè)備擁有同一個中斷號 ﹐ 系統(tǒng)中的某些部分會停止工作 ﹐ 甚至?xí)?dǎo)致整個系統(tǒng)的崩潰 ﹒ IRQ0──系統(tǒng)時鐘 IRQ1──鍵盤 IRQ2──系統(tǒng)的第二個中斷請求控制器 IRQ3──串行口 2 IRQ4──串行口 1 IRQ5──并行口 2 IRQ6──軟驅(qū) IRQ7──并行口 1 2022/1/3 IRQ8──實(shí)時時鐘 IRQ9──可用 IRQ10──可用 IRQ11──顯示卡 IRQ12──PS／ 2 MOUSE IRQ13──數(shù)學(xué)協(xié)處理器 IRQ14──IDE1 IRQ15──IDE2 以上階指可屏蔽中斷 ﹒ 2022/1/3 第四節(jié) ﹕ DMA通道 DMA通道（ Direct Memory Access－ 直接存取通道） ﹒ 主機(jī)與外設(shè)之間的數(shù)據(jù)傳輸 ﹐ 共有兩條途徑 ﹕ 一是利用 CPU來管理數(shù)據(jù)的傳送 ﹔ 二是用專門的芯片完成數(shù)據(jù)的傳輸 ﹒所謂 DMA﹐ 就是不經(jīng)過 CPU﹐ 外設(shè)同內(nèi)存之間相互傳送數(shù)據(jù)的通道 ﹐ 在這種方式下 ﹐ 外設(shè)利用 DMA通道直接將數(shù)據(jù)寫入存儲器或?qū)?shù)據(jù)從存儲器中讀出 ﹐ 而不用 CPU的參與 ﹐系統(tǒng)的速度會大大增加 ﹒ DMA通道分配如下 ﹕ DMA0──可用 DMA1──ECP打印口 2022/1/3 DMA2──軟驅(qū)控制器 DMA3──8位數(shù)據(jù)傳送 DMA4──級聯(lián) DMA控制器 DMA5──可用 DMA6──可用 DMA7──可用 第五節(jié) ﹕ IDE通道 存取硬碟資料是透過主機(jī)板上的晶片向硬碟讀取的，而在 IDE磁碟機(jī)中常常聽到所謂的 PIO模式， MASTER模式或 DMA模式，這些模式都是代表主機(jī)板和 IDE磁碟機(jī)之間傳送資料的方式。 2022/1/3 一 ﹒ PIO模式 系統(tǒng)讀取硬碟機(jī)的資料，是 CPU透過輸入 /輸出 (I/O)的命令經(jīng)由主機(jī)板上的晶片去硬碟機(jī)讀取資料後，再將資料放置於記憶體中，所以叫做 PIO模式。 二 ﹒ MASTER模式 系統(tǒng)讀取硬碟機(jī)的資料，是由主機(jī)板上的晶片自行 (經(jīng)由 DMA或 PIO的方式 )從硬碟中讀取資料，然後直接放入記憶體中，而 CPU並不干預(yù)資料的傳送。 三 ﹒ DMA模式 一般來說 DMA模式是指主機(jī)板上的晶片到硬碟機(jī)讀取 2022/1/3 資料的方式，不代表系統(tǒng)傳送資料的方式 ﹒ 第六節(jié) ﹕ USB總線 USB（ Universal Serial Bus） 又叫通用串行總線，這個概念最早是在 1995年由以 Intel為首的核心團(tuán)隊(duì)而提出。當(dāng)時參與研發(fā)的公司公司包括有： Compaq、Hewlett Packard、 Lucent、 Microsoft、 NEC和 Philips等等。 一 ﹒ USB規(guī)范中將 USB分為五個部分：控制器、控制器驅(qū)動程序、 USB芯片驅(qū)動程序、 USB設(shè)備以及針對不同 USB設(shè)備的客戶驅(qū)動程序。 2022/1/3 1）控制器（ Host Controller） 主要負(fù)責(zé)執(zhí)行由控制器 驅(qū)動程序發(fā)出的命令。 2）控制器驅(qū)動程序 (Host Controller Driver) 在控制器 與 USB設(shè)備之間建立通信信道。 3） USB芯片驅(qū)動程序 (USB Driver) 提供對 USB的支持。 4） USB設(shè)備 (USB Device) 包括與 PC相連的 USB外圍 設(shè)備，分為兩類 ,一類設(shè)為本身可再接其它 USB外圍 設(shè)備 ,另一類設(shè)備本身不可再連接其它外圍設(shè)備 ,前者 稱為 集線器 (Hub),后者稱設(shè)備 (Funct ion)。 或者說 ,集 線器帶有其它接其它外圍設(shè)備的 USB端口 ,而設(shè)備則 是連接在計(jì)算機(jī)上用來完成特定功能并符合 USB規(guī)范 2022/1/3 的設(shè)備單元。 5）設(shè)備驅(qū)動程序 (Client Driver Software) 就是用來驅(qū)動 USB設(shè)備的程序，通常由操作系統(tǒng)或 USB設(shè)備制造商提供。 二 ﹒ 針對設(shè)備對系統(tǒng)資源需求的不同，在 USB規(guī)范中規(guī)定了四種不 同的數(shù)據(jù)傳輸方式： 1）等時傳輸方式 (Isochronous) 該方式用來聯(lián)接需要連續(xù)傳 輸數(shù)據(jù)，且對數(shù)據(jù)的 正確性要求不高而對時間極為敏感的外部設(shè)備， 如麥克風(fēng)、嗽叭以及電話等。等時傳輸方式以固定的傳輸速率，連 續(xù)不斷地在主機(jī)與 USB設(shè)備之間傳輸數(shù)據(jù)，在傳送數(shù)據(jù)發(fā)發(fā)生錯誤 時， USB并不處理這些錯誤，而是連續(xù)不斷地送新的數(shù)據(jù)。 2）中斷傳輸方式 (Interrupt) 該方式傳送的數(shù)據(jù)量很小，但 這些數(shù)據(jù)需要及時處理，以達(dá)到實(shí)時效果，此方式主要用在鍵盤、 2022/1/3 鼠標(biāo)以及操縱桿等設(shè)備上。 3）控制傳輸方式 (Control) 該方式用來處理主機(jī)到 USB設(shè)備 的數(shù)據(jù)傳輸。包括設(shè)設(shè)備控制指令、設(shè)備狀態(tài)查詢及確認(rèn)命令。當(dāng) USB設(shè)備收到這些數(shù)據(jù)和命令后，將依據(jù)先進(jìn)先出的原則處理到達(dá) 的數(shù)據(jù)。 4）批 (Bulk)量傳輸方式 該該方式用來傳輸要求正確無誤的 數(shù)據(jù)。通常打印機(jī)、掃掃描儀和數(shù)字相機(jī)以這種方式與主機(jī)聯(lián)接。 第十一章 ﹕ DEBUGE KARD的使用 隨著 MB結(jié)構(gòu)發(fā)生變化 ﹐ 傳統(tǒng)的 ISA SLOT已經(jīng)逐漸從 MB上 消失 ﹐ 維修使用的 DEBUGE CARD也從過去的 ISA DEBUGE CARD轉(zhuǎn)向 PCI DEBUGE CARD﹒ 2022/1/3 第一節(jié) ﹕ PCI DEBUGE CARD介紹 一 ﹕ PCI DEBUGE CARD（如圖示） 2022/1/3 1﹒ DEBUGE CARD零部件功能簡介 ? A0~A31 ?D0~D31 ?CSS LED SW1 SW2 U2 U1 BED1 JP2 JP1 JP4 JP3 A3~A0 A7~A4 A11~A8 A15~A12 A19~A16 A23~A20 A27~A24 A31~A28 D3~D0 D7~D4 D11~D8 D15~D12 D19~D16 D23~D20 D27~D24 D31~D28 2022/1/3 1） SW及 JUMP說明 ? SW1: Spring . running step by step ? SW2: DIP . ? JP1: I/O port 80H/84H selection ? JP2: Configuration R/W cycle selection ? JP3: Bit Blaster Download jumper ? JP4: Enable automatic TRDY signal generation 2022/1/3 2） 元件功能說明 ? BED1: Dual digits of 7segment LED ? U1,U2: ALTERA MAX EPM3256ATC14410 ? A0~A31: 32 pieces of LED used to display the address bus status of PCI bus ? D0~D31: 32 pieces of LED used to display the data bus status of PCI bus ? CSS LED: 15 pieces of LED used to display the power amp。 Control Signals Status of PCI bus 2022/1/3 S