實驗二除頻器divider-資料下載頁
2024-09-29 09:15本頁面
【導(dǎo)讀】modulediv(clk,rst,clk_2,clk_4,clk_8);inputclk,rst;outputclk_2,clk_4,clk_8;regt2;reg[1:0]t4;reg[2:0]t8;wireclk_2,clk_4,clk_8;if(!rst). assignclk_2=t2;assignclk_4=t4[1];assignclk_8=t8[2];modulediv(clk,rst,clk_2,clk_4,clk_8);inputclk,rst;outputclk_2,clk_4,clk_8;regt2;reg[1:0]t4;reg[2:0]t8;wireclk_2,clk_4,clk_8;if(!rst). assignclk_1=rst&clk;assignclk_2=t2;assignclk_4=t4[1];assignclk_8=t8[2];
【正文】 rst) begin t2=0。t4=0。t8=0。end else begin t2=t2+1。t4=t4+1。t8=t8+1。end assign clk_1=rstamp。clk。 assign clk_2=t2。 assign clk_4=t4[1]。 assign clk_8=t8[2]。 endmodule Homework ? Design a clock divider to divide a clock frequency by 100.
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