eda數(shù)碼管課程設(shè)計--八位數(shù)碼管掃描顯示電路的設(shè)計-資料下載頁
2025-06-05 10:09本頁面
【正文】 的電流為 30mA。 運行調(diào)試 時序仿真波形圖 （ 1） 打開波形編輯器。選擇“ file菜單中的” new項，在“ new窗口中選擇” other files“中的” vector waveform file項，打開空白編輯器。 （ 2） 設(shè)置時間仿真區(qū)域。將仿真時間設(shè)置在一個比較合理的時間區(qū)域。選擇“ edit”菜單中的“ end time...”項，在彈出的窗口中的“ time欄處輸入“ 100”，單位選擇“ ms”，將整個仿真區(qū)域的時間設(shè)為 10ms，單擊“ ok”按鈕，結(jié)束設(shè)置。 （ 3） 編輯輸入波形。單擊選中波形編輯窗口的時鐘信號名“ clk1”，使之變成藍(lán)色條，再單擊左列的時鐘設(shè)置鍵，打開窗口，將“ clk”的周期設(shè)定為 ，“ phase”相位設(shè)為默認(rèn)為零，“ duty cycle”占空比設(shè)為默認(rèn)值 50%。 （ 4） 設(shè)定數(shù)據(jù)模式。單擊信號“ light”旁邊的“ +”號，可以打開信號的各個分量，查看信號的每一位。如果雙擊 “ +”號左邊的信號標(biāo)記，可以打開該信號格式設(shè)置的對話框。 （ 5） 波形文件存盤。選擇“ file”菜單下的“ save”命令，或直接單擊工具欄上的按鈕即可。 （ 6） 仿真器參數(shù)設(shè)計。選擇“ assignment”菜單下的“ setting?！表?，在“ setting”窗口中左側(cè)“ category”欄中選擇“ simulator”項，打開窗口，在“ siumlation mode”項目下選擇仿真激勵文件“ ”。在“ simulation period”欄中選擇“ run simulation until all vector stimuli are use”即全程仿真；確認(rèn)選中“ simulation coverage reporting”；毛刺檢測“ glitch detection”為 1us；功耗估算“ generate signal activity file”。 把所有的參數(shù)都設(shè)定好了之后，就可以觀察相關(guān)的波形了。 16 圖 41 4． 2 硬件邏輯驗證 （ 1）確認(rèn)已經(jīng)打開了工程 light。 （ 2）打開“ assignments”菜單下的“ pins”命令，打開引腳鎖定窗口。 （ 3）用鼠標(biāo)雙擊“ to”欄中的“ new”，再出現(xiàn)的下拉欄中選擇本工程要鎖定的端口信號名（例如 clk），然后雙擊對應(yīng)的“ location”欄中的“ new”，在出現(xiàn)的下拉欄中選擇對應(yīng)端口信號名的器件引腳（例如對應(yīng) clk，應(yīng)選擇 29）。 （ 4）按前面提到的引腳信息添加鎖定引腳，全部輸入后單擊工具欄上的保存按鈕，保存引腳設(shè)置。當(dāng)冒個引腳鎖定后，我們在“ to”欄下看到該引腳將是斜體顯示的，其他未鎖定引腳則是正體顯示。保持完畢，必須再編譯適配一次，才能將引腳鎖定到最終的下載文件中，此后就可以將編 譯好的 sof文件下載到實驗系統(tǒng)的 FPGA 中去了。 圖 42 17 調(diào)試結(jié)果分析 根據(jù)老師所給的提示內(nèi)容，結(jié)合一些自己搜集的資料，數(shù)碼管上的學(xué)號將從右至左依個移動，循環(huán)顯示。 調(diào)試 中出現(xiàn)的問題及解決方法 調(diào)試過程中遇到了幾個問題，下面一個個分析 :首先，在調(diào)試的過程中 ,發(fā)現(xiàn)自己的程序在編譯的過程中有許多的錯誤，通過機子的提示，一步步改正，最終調(diào)試成功，但是在我將硬件部分接到計算機上的時候，數(shù)碼管上的數(shù)字并不能循環(huán)顯示，而只能循環(huán)一 個數(shù)字。因為這個問題我想了半天，發(fā)現(xiàn)是程序中的循環(huán)語句有問題，但是通過幾種改進(jìn)都沒什么用，依然不行。結(jié)果在老師的幫助下 ，改動了一下程序，成功了。 還有一個問題就是我在生成時序波形圖的時候，編譯提示程序有問題，我當(dāng)時就蒙了，程序都調(diào)試成功了怎么會在這個時候出現(xiàn)錯誤，重復(fù)試了幾次但是還是沒什么用，正好一位同學(xué)看到了，也遇到了同樣的問題，原來是自己在軟件使用的過程中打開的東西太多了，導(dǎo)致軟件發(fā)生錯誤。 5 設(shè)計總結(jié) 這次課程設(shè)計上網(wǎng)查的資料比較多，所以我覺得這次設(shè)計做起來比較順手，基本上沒遇到很 多自己很難解決的問題。但是這次試驗收獲也不少，首先，由于要自己查資料在自己結(jié)合著寫程序，所以要對程序要一個比較深的了解，基本上每一句都要弄懂，就是因為這我在程序上花了不少時間，把程序弄得很懂，這在一方面讓我復(fù)習(xí)了一下 EDA 的知識，也加強我對 EDA 的學(xué)習(xí)。然后就是這次設(shè)計用的是 Quartus 這個軟件，這個軟件我覺得就是英文版的很難學(xué)習(xí)，應(yīng)該經(jīng)常使用才行，正好這次試驗需要用這個軟件，讓我對英文軟件有了起碼的信心。反正通過這次設(shè)計，對 EDA 這個課程有太大了幫助了。 這次設(shè)計也體現(xiàn)了很多不足之處。首先，對軟件的使用 還不是特別熟練如實驗中軟件平臺不能裝載程序到硬件中時，開始不知道如何去設(shè)置軟件參數(shù)；其次，對于 VHDL 語言的掌握程度還有所欠缺，不過在老師和同學(xué)的指導(dǎo)下還是順利的完成了本次課程設(shè)計。對 Quartus II 軟件的應(yīng)用加深了印象， 總的來說這次設(shè)計收獲還是不小的， 學(xué)到了不少的知識。 18 6. 參考文獻(xiàn) [1] 鄭燕，赫建國 . 基于 VHDL 與 Quartus II 軟件的可編程邏輯器件應(yīng)用于開發(fā) .北京 :國防工業(yè)出版社， 2021. [2] Altera. Pin Information for the Cyclone III EP3C10 Device. San Jos233。:Altera Corp，2021. [3] 潘松，黃繼業(yè) .EDA 技術(shù)實用教程 —— VHDL 版 .北京 :科學(xué)出版社， 2021. 19
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