【正文】 器子窗口中將顯示如下信息： 在 States欄中選擇 Low，在 Duration欄中填入 200ns并按回車鍵。這時，在 Waveform Editing Tool窗口中會顯示 A信號在 0200ns區(qū)間為 0的波形。然后 在 Waveform Editing Tool 窗口中單擊 200ns 右側區(qū)間任一點，可在波形編輯器的子窗口中編輯 A信號的下一個變化。重復上述操作過程，編輯所有輸入信號 A， B， C， D， CK 的激勵波形，并將它存 盤為 。完成后， Waveform Editing Tool窗口如下圖所示： Waveform Editing Tool菜單中，按 File=Consistency Check菜單，檢測激勵波形是否存在沖突。在該例中，錯誤信息窗口會提示 No Errors Dected。 ，激勵波形已描述完畢，剩下的工作是調入該激勵文件 ()進行仿真： 回到 ispEXPERT System Project Navigator主窗口，按 Source=import菜單，調入激勵文件 。在窗口左側的源程序區(qū)選中 ，雙擊窗口右側的 Functional Simulation 欄進入功能仿真流程，以下的步驟與用 *.abv 描述激勵的仿真過程完全一致，在此不再贅述。 (2）時序仿真 (Timing Simulation) 時序仿真的 操作步驟與功能仿真基本相似，以下簡述其操作過程中與功能仿真的不同之處。 仍以設計 Demo為例，在 ispEXPERT System Project Navigator主窗口中，在左側源程序區(qū)選中 ，雙擊右側的 Timing Simulation 欄進入時序仿真流程。由于時序仿真需要與所選器件有關的時間參數，因此雙擊 Timing Simulation 欄后，軟件會自動對器件進行適配，然后打開與功能仿真時間相同的 Simulator Control Panel窗口。 時序仿真與功能仿真操作步驟的不同之處在 于仿真的參數設置上。在時序仿真時，打開 Simulator Control Panel窗口中的 File=Setup菜單，產生 Setup Simulator對話框。在此對話框中可設置延時參數 (Simulation Delay)最小延時 (Minimun Delay)、典型延時 (Typical Delay)、最大延時 (Maximun Delay)和 0 延時 (Zero Delay)。最小延時是指器件可能的最小延時時間， 0延時指延時時間為 0。需要注意的是，在 ispExpert系統中， 典型延時的時間均設為 0延時。 在 Setup Simulator 對話框中，仿真模式 (Simulation Mode)可設置為兩種形式：慣性延時 (Inertial Mode) 和傳輸延時 (Transport Mode)。 將仿真參數設置為最大延時和傳輸延時狀態(tài)，在 Waveform Viewer窗口中顯示的仿真結果如下圖所示： 由圖可見，與功能仿真不同的是：輸出信號 OUT的變化比時鐘 CK 的上升沿滯后了 8ns。 (3）建立元件符號 (Symbol) ispExpert 工具的一個非常有用的特點是能夠迅速地建立起一張原理圖的符號。通過這一步 驟，你可以建立一個可供反復調用的邏輯宏元件，以便放置在更高一層的原理圖紙上。下一節(jié)將指導你如何調用。這里僅教你如何建立元件符號。 ① 雙擊原理圖的資源文件 ，把它打開。 ② 在原理圖編輯器中，選擇 File菜單。 ③ 從下拉菜單中，選擇 Matching Symbol命令。 ④ 關閉原理圖。 ⑤ 至此，這張原理圖的宏元件符號已經建立完畢，并且被加到元件表中。你可以在下一節(jié)中調用這個元件。 (4) 設 計 編 譯 到 Lattice 器 件 中 現在你已經完成了設計輸入和編譯，并且通過了仿真。 進一步可將你的設計通過編譯 適配到指定的 Lattice ispLSI/pISPLSI器件之中。你也可以跳過余下的內容，直接進入下一節(jié) ABEL 語言和原理圖的混合輸入。因為你早先已經選擇了器件，你可以直接進入下面的步驟： 選擇 ispLSI 103270LJ84源文件，并觀察相對應的處理過程。 雙擊處理過程 Fit Design。這將迫使項目管理器完成對源文件的編譯，然后連接所有的源文件，最后再進行邏輯分割，布局和布線，將所設計的邏輯適配到所選擇的 Lattice 器件中。 當上述步驟都完成后，你可以雙擊 ispEXPERT Compiler Report, 查看一下有關的設計報告和統計數據。當然，您也可以查看 ispEXPERT Compiler Reports底下的有關時序特性的報告 (Maximum Frequency, Setup/Hold, Tpd Path Delays, Tco Path Delays)。 四、 ABEL 語言和原理圖混合輸入 這一節(jié)，你要建立一個簡單的 ABEL HDL語言輸入的設計，并且將其與上一節(jié)中完成的原理圖進行合并，以層次結構的方式，畫在頂層的原理圖上。然后對這個完整的設計進行仿真、編 譯，最后適配到 ispLSI 器件中。 1. 啟動 ispDesignEXPERT System 如果你在上一節(jié)的練習后退出了 ispDesignEXPERT System，點 擊 Start=Programs =Lattice Semiconductor=ispDesignEXPERT System菜單 ， 屏幕上你的項目管理器 應 該如下圖所示。 2. 建立頂層的原理圖 (1) 就 選擇 1032E 器件，從菜單條上選 Source。 (2) 選擇 New... (3) 在對話框中選 Schematic， 并按 OK。 (4) 選擇路徑： c:\ user然后在文本框中輸入文件名 ，并按 OK。 (5) 現 在你就進入了原理圖編輯器。 (7)用上節(jié)中創(chuàng)建的元件符號。選擇 Add菜單中的 Symbol項，這時會出現 Symbol Libraries 對話框，選擇 Local的庫，你會注意到在下部的文本框中有一個叫 demo的元件符號，這就是你在上一節(jié)中自行建立的元件符號。 (7) 選 擇 demo元件符號，并放到原理圖上的合適位置。 3. 建立內含 ABEL語言的邏輯元件符號 現在你要為 ABEL HDL設計文件建 立一個元件符號。只要知道了接口信息，你就可以為下一層的設計模塊創(chuàng)建一個元件符號 。 而實際的 ABEL設計文件可以在以后再完成。 (1) 原理圖編輯器里，選擇 ADD菜單里的 New Block Symbol...命令。 (2）這時候會出現一個對話框，提示你輸入 ABEL模塊名稱及其輸入信號名和輸出信號名。請按照下圖所示輸入信息： (3）當你完成信號名的輸入，撳 Run按鈕，就會產生一個元件符號，并放在本地元件庫中。同時元件符號還粘連在光標上 隨之移動。 (4) 這個符號放在 demo 符號的左邊。 (5）單擊鼠標右 鍵，就會顯示 Symbol Libraries 的對話框。請注意 abeltop符號出現在 Local庫中。 (6） 關 閉對話框。你的原理圖應該如下圖所示： 4. 完成原理圖 現在請你添加必需的連線，連線名稱，以及 I/O標記，來完成頂層原理圖，使其看上去如下圖所示。如果你需要幫助，請參考第二節(jié)中有關添加連線和符號的指導方法。當你畫完后，請存盤再退出。 5. 建立 ABELHDL源文件 現在你需要建立一個 ABEL源文件，并把它鏈接到頂層原理圖對應的符號上。項目管理器使這些步驟簡化了： （ 1） 當 前的管理器應該如下圖所示： (2） 注意 abeltop 左邊的紅色 “?”圖標。這意味著目前這個源文件還是個未知數，因為你還沒有建立它。同時也請注意源文件框中的層次結構， abeltop 和 demo源文件位于 top 原理圖的下面并且偏右，這說明它們是 top原理圖的底層源文件 。 這也是 ispDesignEXPERT System項目管理器另外一個有用的特點。 (3) 建立所需的源文件 ， 請選擇 abeltop，然后選擇 Source 菜單中的 New...命令。 (4) New Source對話框中，選擇 ABELHDL Module并按 OK。 (5) 一個對話框會問你模塊名，文件名，以及模塊的標題。為了將源文件與符號相鏈接，模塊名必須與符號名一致 ， 而文件名沒有必要與符號名一致。但為了簡單，你可以給它們 取相同的名字。按下圖所示，填寫相應的欄目： (6) 按 OK。你就進入了 Text Editor，而且可以 看 見 ABEL HDL 設計文件的框架已經呈現在你的面前。 (7) 輸入下列的代碼。確保你的輸入代碼位于 TITLE語句和 END語句之間。 (8) 你完成后，選擇 File 菜單中的 Save命令。 (9) 退出文本編輯器。 (10）請注意項目管理器中 abeltop 源文件左邊的圖標已經改變了。這就意味著你已經有了一個與此源文件相關的 ABEL文件，并且已經建立了正確的鏈接。 6. 編譯 ABEL HDL (1) 選擇 abeltop源文件。 (2） 在處理過程列表中，雙擊 Reduce Logic過程。你會看到項目管理器在執(zhí)行 Reduce Logic 過程之前，先去執(zhí)行 Compile Logic過程。當處理過程結束后，你的項目管理器應 該如下 圖所示。 7. 仿真 你現在可以對整個設計進行仿真。為此，你需要一個新的測試矢量文件。在這個例子中你只需要修改當前的測試矢量文件。 (1) 雙 擊 ，就會出現文本編輯器。 (2) 按照下圖修改測試矢量文件： (3) 完成后，存盤退出。 (4) 仍舊選擇測試矢量源文件，雙擊 Functional Simulation 過程，進行功能仿真。 (5）現進入 Simulation Control Panel 窗口。按 Windows= Waveform Viewer 窗口，打開波形觀測器準備查看仿真結果。 (6）為了看波形，你必須在 Simulation Control Panel窗口中按 Debug鈕，使 Simulation Control Panel窗口進入 Debug模式。 (7）在 Available Signals欄中選擇 CLK, TOPIN1, TOPIN2, TOPIN3 和 TOPOUT 信號，并 且按 Monitor鈕。這些信號名都可以在波形觀測器中觀察到。再按 Run鈕進行仿真，其結 果如下圖所示： (8）步驟 D中，如雙擊 Timing Simulation過程，即可進入時序仿真流程，以下仿真步驟 與功能仿真相同。 8. 把設計適配到 Lattice器件中 現在你已經完成了原理圖和 ABEL 語言的混合設計及其仿真。剩下的步驟只是將你的 設計放入 Lattice ispLSI/pLSI器件中。因為你已經在第一節(jié)中選擇了器件，你可以直接 執(zhí)行下面的步驟 : (1) 源文件窗中選擇 ispLSI1032E70LJ84器件作為編譯對象，并注意觀察對應的處理過程。 (2) 單 擊處理過程 Compile Design。這將迫使項目管理器完成對源文件的編譯，然后連接 所有的源文件，最后進行邏輯分割，布局和布線，將設計適配到所選擇的 Lattice器件中。 (3) 這些都完成后，你可以雙擊 ispDesignEXPERT Compiler Report，查看一下設計報告和有關統計數據。 (4） 你現在已經完成了設計例子 ， 并且掌握了 ispDesignEXPERT System的主要功能。 9. 層次化操作方法 層次化操作是 ispDesignEXPERT系統項目管理器的重要功能 ， 它能夠簡化層次化設計 的操作。 (1）項目管理器的源文件窗口中，選擇最頂層原理圖 “”.此時在項目管理器右邊 的操作流程清單中必定有 Navigation Hierarchy過程。 (2) 雙擊 Navigation Hierarchy過程，即會彈出最頂層原理圖 “”。 (3) 選擇 View菜單中的 Push/Pop命令，光標就變成十字形狀。 (4） 用十字光標單擊頂層原理圖中的 abeltop 符號，即可彈出描述 abeltop 邏輯的文本文件 。此時可以瀏覽或編輯 ABEL HDL設計文件。瀏覽完畢后用 File菜單中的 Exit命令退回頂層原理圖。 (5）十字光標單擊頂層原理圖中的 demo 符號，即可彈出描述 demo 邏輯的底層原理圖 。此時可以瀏覽或編輯底層原理圖。 (6）欲編輯底層原理圖，可以利用 Edit 菜單中的 Schematic 命令進入原理圖編輯器。編譯完畢后用 File菜單中的 Save和 Exit命令退出原理圖編輯器。