eda技術(shù)及應(yīng)用實(shí)驗(yàn)報(bào)告word版5篇-資料下載頁(yè)
2025-03-27 18:22本頁(yè)面
【正文】 7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SNULL。ENDCASE。ENDPROCESS。END。仿真結(jié)果： 綜合后的計(jì)數(shù)器和譯碼器連接電路的頂層文件原理圖： 實(shí) 驗(yàn)五 用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)（ 4課時(shí)） 一、實(shí)驗(yàn)?zāi)康模? 掌握狀態(tài)機(jī)的編程方法和步驟； 掌握用狀態(tài)機(jī)設(shè)計(jì)序列檢測(cè)器的方法和步驟； 二、實(shí)驗(yàn)內(nèi)容 用狀態(tài)機(jī)編程實(shí)現(xiàn)對(duì)系列數(shù)“ 11100101”的檢測(cè)，當(dāng)某一系列串（以左移方式）進(jìn)入檢測(cè)器后，若該串與預(yù)置的系列數(shù)相同，則輸出“ A”，否則輸出“ B”。 三、實(shí)驗(yàn)步驟： 編輯系列檢測(cè)器的 VHDL程序； 仿真測(cè)試并給出仿真波形，了解控制信號(hào)的時(shí)序； 將上述方案改為系列檢 測(cè)密碼為可預(yù)置（外部輸入）情況，重新編寫(xiě)程序、編譯和仿真，并記錄仿真結(jié)果。參考程序： LIBRARYIEEE。ENTITYSCHKISPORT(DIN,CLK,CLR:INSTD_LOGIC。AB:OUTSTD_LOGIC_VECTOR(3DOWNTO0))。ENDSCHK。ARCHITECTUREbehvOFSCHKISSIGNALQ:INTEGERRANGE0TO8。SIGNALD:STD_LOGIC_VECTOR(7DOWNTO0)。BEGINDIFDIN=D(7)THENQIFDIN=D(6)THENQIFDIN=D(5)THENQIFDIN=D(4)THENQIFDIN=D(3)THENQIFDIN=D(2)THENQIFDIN=D(1)THENQIFDIN=D(0)THENNEXT_STATE39。039。)。計(jì)數(shù)器復(fù)位 ELSIFCLK39。EVENTANDCLK=39。139。THEN 檢測(cè)時(shí)鐘上升沿 IFEN=39。139。THEN 檢測(cè)是否允許計(jì)數(shù) IFCQI39。039。)。大于 9，計(jì)數(shù)值清零 ENDIF。 ENDIF。 ENDIF。 IFCQI=1001THENCOUTDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDNULL。ENDCASE。ENDPROCESS。 DDQ0Q1Q2Q3Q4Q5Q6Q7NULL。 ENDCASE。 ENDIF。 ENDPROCESS。PROCESS(RD,B) BEGIN IFRD=39。139。THEN CASE B IS WHEN000=NULL。 ENDCASE。 ENDIF。 ENDPROCESS。ENDa。 四、循環(huán)取數(shù)電路設(shè)計(jì) LIBRARYieee。 。ENTITYGET_CODEISPORT(CLK1:INSTD_LOGIC。 D:INSTD_LOGIC_VECTOR(7DOWNTO0)。 RD:OUTSTD_LOGIC。 A:OUTSTD_LOGIC_VECTOR(2DOWNTO0)。 DOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0))。ENDGET_CODE。ARCHITECTUREaOFGET_CODE IS SIGNALLOAD:STD_LOGIC。 SIGNAL:STD_LOGIC_VECTOR(7DOWNTO0)。 SIGNALNUM:INTEGERRANGE7DOWNTO0。BEGIN RDAAAAAAAANULL。 ENDCASE。 ENDPROCESS。PROCESS(LOAD) BEGIN IFLOAD?EVENTANDLOAD=?1? THEN上升沿鎖存 CCCCCCCCNULL。 ENDCASE。ENDPROCESS。ENDA。 應(yīng)用實(shí)例一：顯示“ 01234567”八個(gè)數(shù)字 LIBRARYieee。 。ENTITYdisp_dataISPORT(CLK:INSTD_LOGIC。 WR:OUTSTD_LOGIC。 A:OUTSTD_LOGIC_VECTOR(2DOWNTO0)。 Q:OUTSTD_LOGIC_VECTOR(7DOWNTO0))。ENDdisp_data。ARCHITECTUREaOFdisp_data IS SIGNAL:STD_LOGIC_VECTOR(7DOWNTO0)。 SIGNALNUM:INTEGERRANGE7DOWNTO0。BEGIN WRQloadloadloadloadnull。 ENDCASE。 endif。 endif。endprocess。endBEHAVIOR。 2 、 倒 計(jì) 時(shí) 控 制 電 路 （ count_down ）libraryIEEE。entitycount_downisport(reset,clk_1Hz:instd_logic。recount:instd_logic。load:inintegerrange255downto0。seg7:outstd_logic_vector(15downto0)。next_state:outstd_logic)。end。architectureBEHAVIORofcount_downissignalt_ff:integerrange255downto0。beginprocess(clk_1Hz,reset)beginif(reset=39。139。)thent_ffseg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7if(a_m=39。139。andclk_1Hz=39。139。)thenif(next_state=‘ 1’ )then當(dāng)前計(jì)數(shù)完畢，轉(zhuǎn)入下一種計(jì)時(shí) recountnowstate:red0onyellow1flashif(a_m=39。139。andclk_1Hz=39。139。)thenif(next_state=39。139。)thenrecountnowstate:green0onred1onif(a_m=39。139。andena_1Hz=39。139。)thenif(next_state=39。139。)thenrecountnowstate:green0onred1onif(a_m=39。139。andena_1Hz=39。139。)thenif(next_state=39。139。)thenrecountstate
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