【導(dǎo)讀】指導(dǎo)下進(jìn)行的研究工作及取得的成果。盡我所知，除文中特別加以標(biāo)注。和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，對(duì)本研究提供過幫助和做出過貢獻(xiàn)的個(gè)人或集體，均已在文中作。了明確的說明并表示了謝意。的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版本；閱覽服務(wù)；學(xué)?？梢圆捎糜坝?、縮印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)校可以公布論文的部分或全部內(nèi)容。本人完全意識(shí)到本。聲明的法律后果由本人承擔(dān)。文被查閱和借閱。本人授權(quán)大學(xué)可以將本學(xué)位論文的全部。涉密論文按學(xué)校規(guī)定處理。體，是一種大規(guī)模應(yīng)用于集成電路芯片制造的原料。CMOS加工工藝使得電路擁有低功。要么是PMOS導(dǎo)通、要么都截止，因此效率很高，功耗很低。域中應(yīng)用都相當(dāng)廣泛，當(dāng)今99%的數(shù)字系統(tǒng)采用CMOS工藝實(shí)現(xiàn)。因此CMOS運(yùn)放成為了

　　

【正文】 源電壓： 5V； 共模輸入范圍： ~； 功耗：≤ ； 開環(huán)增益：≥ 80dB； 單位增益帶寬：≥ 2MHz； 相位裕度 45176。； 可以進(jìn)行后續(xù)版圖設(shè)計(jì)。 4 CMOS 運(yùn) 算放大器版圖設(shè)計(jì) 版圖設(shè)計(jì)流程 由于集成電路的性能與版圖設(shè)計(jì)密切相關(guān)，所以，平面布局及各器件的幾何圖形的設(shè)計(jì)都會(huì)對(duì)芯片的性能產(chǎn)生明顯的影響，在版圖設(shè)計(jì)時(shí)要特別注意采用措施控制相互之間的串?dāng)_、失配、減噪聲等效應(yīng)。 [11] 集成電路的版圖定義為制造集成電路時(shí)所用的掩膜上的幾何圖形。對(duì)于已完成原理設(shè)計(jì)的電路進(jìn)行版圖設(shè)計(jì)時(shí)，其基本設(shè)計(jì)流程如圖 所示： 圖 版圖 設(shè)計(jì) 流程 Figure Layout design process 西南大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 28 在設(shè)計(jì)版圖時(shí)首先要根據(jù)原理電路圖及其所選定的工藝進(jìn)行合理的布局、布線。 布局的基 本原則有： 根據(jù)連線最短及減小芯片面積的要求，在電路中處于等電位的 MOS 管要盡可能共用有源區(qū)； 盡可能將 PMOS 和 NMOS 管集中在一起； 數(shù)字電路與模擬電路要分隔開，并以保護(hù)環(huán)作為隔離環(huán)進(jìn)行隔離； 布線的基本原則有： 一般連線都用鋁線實(shí)現(xiàn)，并且每一層鋁線布線滿足其最小寬度及線與線間的最小間距要求； 連線以最近連線為準(zhǔn)則； 連線時(shí)應(yīng)避免天線效應(yīng)； 連線時(shí)原則上要求每相鄰層選擇平行與垂直方向間隔走線。 工藝設(shè)計(jì)規(guī)則檢查（ DRC）：是為了保證所設(shè)計(jì)的版圖能在確定的工藝線上正確生產(chǎn)出來的工藝要求，設(shè)計(jì)規(guī)則就是不管制 造工藝的每一步出現(xiàn)什么樣的偏差都能保證正確制造晶體管和各種連接的一套規(guī)則。因此在設(shè)計(jì)版圖前應(yīng)熟悉相應(yīng)工藝線的設(shè)計(jì)規(guī)則，避免在進(jìn)行 DRC檢查時(shí)因有太多的錯(cuò)誤而進(jìn)行重新布局布線。 LVS 檢查：對(duì)比原理圖與所設(shè)計(jì)的版圖之間的電路連接是否一致。 布局、布線完成后必須進(jìn)行 DRC檢查，若有錯(cuò)誤則必須重新進(jìn)行布局、布線，直至完全符合工藝設(shè)計(jì)規(guī)則，然后再對(duì)電路原理圖的網(wǎng)表與所設(shè)計(jì)的版圖提取的網(wǎng)表進(jìn)行對(duì)比，及 LVS 檢查。有錯(cuò)誤必須重新布局、布線，并進(jìn)行 DRC 檢查，直至沒有錯(cuò)誤為止。最后一步必須對(duì)帶有寄生參數(shù)的版圖進(jìn)行仿真，以 判斷所設(shè)計(jì)的版圖的性能是否滿足設(shè)計(jì)指標(biāo)要求，如不滿足則必須重新布局、布線，并重復(fù)以上步驟，直至所設(shè)計(jì)的版圖符合要求后，再進(jìn)行流片。 [12] 工藝設(shè)計(jì)規(guī)則 雖然每個(gè)晶體管的寬度和長度是由電路設(shè)計(jì)決定的，但版圖中其他大多數(shù)尺寸都要受“設(shè)計(jì)規(guī)則”的限制。而工藝設(shè)計(jì)規(guī)則主要是在滿足所選工藝線的設(shè)計(jì)規(guī)則時(shí)，工藝廠家保證能生產(chǎn)出所需要的電路，而避免出現(xiàn)短路、斷路以及形成不了 NOS管（或多了 MOS 管）等狀況。工藝設(shè)計(jì)規(guī)則一般可以歸納為以下幾種類型： 西南大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 29 最小寬度的規(guī)定是為了防止由于工藝制造偏差的存在可能會(huì)直接造成的斷線 ，或在局部出現(xiàn)一個(gè)大電阻因而在工作時(shí)產(chǎn)生大電流等。因此，所設(shè)計(jì)的版圖的幾何圖形的寬度（或長度）必須不小于一個(gè)最小值。主要體現(xiàn)在多晶硅柵的寬度、鋁線寬度等上。 [13] 最小間距是指為了避免同層圖形間由于工藝制約偏差的存在而造成短路，在同一層掩膜上，各圖形之間的間隔必須不小于某一最小間距，如：多晶硅之間的間距、鋁線之間的間距、阱與阱之間的間距、有源區(qū)之間的間距、多晶硅與有源區(qū)間的間距等。 最小延伸是指有些圖形在其他圖形的邊緣外還應(yīng)至少延長一個(gè)最小長度。主要是指多晶硅必須延伸出有源區(qū)的最小尺寸，以防止工藝誤差可能 造成的 MOS管丟失。 最小包圍（最小面積）是為了防止由于工藝制約誤差的存在可能造成的斷線等故障。如： N 阱和 P＋ 注入?yún)^(qū)必須有足夠的余量環(huán)繞在晶體管外，以確保即使在出現(xiàn)制造偏差時(shí)器件部分始終在 N 阱和 P＋ 注入?yún)^(qū)里面；又如，對(duì)于連接兩層掩膜的連接孔必須保證足夠的面積以保證接觸孔位于兩層掩膜的正方形區(qū)域內(nèi)。 天線效應(yīng)是必須消除的一種效應(yīng)，天線效應(yīng)的產(chǎn)生是由于一個(gè)小尺寸的 MOS 管的柵極與具有很大面積的導(dǎo)電材料（如第一層金屬或多晶等）連線接在一起，則在進(jìn)行反刻時(shí)，這片導(dǎo)電材料就像一根“天線”，收集離子，使其電位升高，以至 可能擊穿MOS管的柵氧化層，而這種擊穿是不可逆轉(zhuǎn)的，因而造成了 MOS 管的損壞。 [14] 單元器件的繪制 —— 圖元 1） PMOS 和 NMOS 西南大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 30 圖 PMOS俯視圖 Figure PMOS plan 圖 NMOS俯視圖 Figure NMOS plan 圖 和圖 中多晶硅（ Poly）形成 MOS 管的柵極。 N+擴(kuò)散區(qū)和有源區(qū)（ Active）共同形成 N 型有源區(qū)， P+ 擴(kuò)散區(qū)和有源區(qū)（ Active）共同形成 P 型有源區(qū)，有源區(qū)分別在柵極兩側(cè)構(gòu)成源區(qū)（ S）和漏區(qū)（ D）。源區(qū)和漏區(qū)分別通過接觸孔（ Active contact）與第一金屬層（ Metal1）連接構(gòu)成源極和漏極。 MOS 管的可變參數(shù)為：柵長（ gate_length）、柵寬（ gate_width ）和柵指數(shù)（ gates）。柵長（ gate_width）指柵極下源區(qū)和漏區(qū)之間的溝道長度，最小值為 μ m（ 2λ）。柵寬（ gate_width ）指柵極下有源區(qū)（溝道）的寬度，最小柵寬為 西南大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 31 μ m（ 3λ）。柵指數(shù)（ gates）指柵極的個(gè)數(shù)。 2) MOS 襯底接觸單元： 由于 PMOS 管的襯底要接電源 ,所以需在 N Well 上建立一個(gè)歐姆接觸點(diǎn)，其方法為在 N Well 上制作一個(gè) N型擴(kuò)散區(qū)，再利用 Active Contact 將金屬線接至 N型擴(kuò)散區(qū)。而 N 型擴(kuò)散區(qū)必須在 N Well 圖層繪制出 Active 圖層和 N Select 圖層，再加上Active Contact 圖層與 Metal1 圖層，使金屬線與擴(kuò)散區(qū)接觸。 同理，由于 NMOS 管的襯底要接地，須繪制 N型歐姆接 觸點(diǎn)。 NMOS 襯底接觸單元由 Active 圖層、 P Select 圖層、 Active Contact 圖層和 Metal1 圖層組成。 圖 PMOS襯底接觸點(diǎn) Figure PMOS substrate contact 西南大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 32 圖 NMOS襯底接觸點(diǎn) Figure NMOS substrate contact 3) 電容（ Capacitance） 圖 電容的俯視圖 Figure Top view of capacitive 電容由三層介質(zhì)組成： 導(dǎo)電層（ Poly）作為下電極； 絕緣層（ Poly1Poly2 Capacitor）作為平板電容兩極間的介質(zhì)； 導(dǎo)電層（ Poly2）作為上電極。 電容大小 C=絕緣層單位面積電容值絕緣層面積 西南大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 33 此次設(shè)計(jì)需使用 C= 的電容，而絕緣層單位 面積電容值 =479aF/ 故絕緣層面積電容值 = 4) 互連（ Interconnect） 連線時(shí)，不同導(dǎo)電層之間由絕緣介質(zhì)隔離，導(dǎo)電層之間的互連需要通過打孔實(shí)現(xiàn)。 有源層（ Active）、多晶硅（ Poly）和第二層多晶硅（ Poly2）都通過接觸孔（ Contact）與第一層家屬（ Metal1）互連。 圖 各層互連的俯視圖 Figure Top view of the interconnect 5) 焊盤（ Pad） 電路的輸入和輸出需要通過適當(dāng)?shù)膶?dǎo)電結(jié)構(gòu)（焊盤）來實(shí)現(xiàn)與外部電路的連接，它同時(shí)用于電路的芯片測(cè)試。焊盤的尺寸通常遠(yuǎn)大于電路中其他的元件。 圖 焊盤的俯視圖 Figure Top view of pad CMOS 放大器的版圖設(shè)計(jì) 1) 版圖設(shè)計(jì)步驟 運(yùn)行 LEdit 版圖編輯工具，建立版圖文件； 在畫圖窗口內(nèi)根據(jù)幾何參數(shù)值繪制各圖元（ MOS 管、電容 等）； 西南大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 34 在畫圖窗口內(nèi)根據(jù)幾何參數(shù)值調(diào)用元器件和子單元的版圖； 完成版圖布局：應(yīng)盡可能與功能框圖或電路圖一致，然后根據(jù)模塊的面積大小進(jìn)行調(diào)整； 在不同層內(nèi)進(jìn)行元器件和子單元之間的連接； 調(diào)用 DRC程序進(jìn)行設(shè)計(jì)規(guī)則檢查，修改錯(cuò)誤； 調(diào)用電路提取程序提取版圖對(duì)應(yīng)的元件參數(shù)和電路拓?fù)洌? 存儲(chǔ)版圖文件，供今后修改和重用。 2) CMOS 放大器版圖 ① CMOS 放大器完整版圖如圖 所示： 圖 CMOS放大器版圖 Figure CMOS amplifier layout 版圖面積 =320um 330um，滿足版圖面積 1mm 1mm 的設(shè)計(jì)要求。 ② CMOS 放大器局部放大版圖： 西南大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 35 圖 局部放大版圖 Figure Local amplification layout 3) CMOS 放大器版圖設(shè)計(jì)的注意事項(xiàng)： 在正式用 LEdit 繪制版圖前，一定要先構(gòu)思每一個(gè)管子打算怎樣安排，管子之間怎樣連接，最后的電源線、地線怎樣走。對(duì)于差分形式的電路結(jié)構(gòu)，最好在版圖設(shè)計(jì)時(shí)也講究對(duì)稱，這樣有助于提供電路性能。 當(dāng)采用的工藝有多晶硅和多層金屬時(shí)，布線的靈活性很大。一般信號(hào)線 用第一層金屬，信號(hào)線交叉的地方用第二層金屬。層與層之間通過接觸孔連接，在可能的情況下適當(dāng)增加接觸孔數(shù)，可確保連接的可靠性。 輸入與輸出最好分布在芯片的兩端，例如讓信號(hào)從左邊輸入，右邊輸出，這樣可以減小輸出到輸入的地磁干擾。 應(yīng)確保電路中各處電位相同，芯片內(nèi)部的電源線和地線應(yīng)全部連通。 對(duì)于高頻信號(hào)，應(yīng)盡量減少寄生電容的干擾，第一層金屬和第二層金屬之間會(huì)形成電容。金屬或多晶硅連線越長，電阻值越大，為防止寄生大電阻對(duì)電路性能的影響，電路中盡量不走長線。 MOS 管的尺寸（柵長、柵寬）是有電路模擬時(shí)定下來的，畫 MOS管時(shí)應(yīng)按照這些尺寸進(jìn)行。對(duì) NMOS 管，應(yīng)當(dāng)充分保證其襯底接地，而 PMOS 管應(yīng)當(dāng)保證其襯底充分接高電平。 整個(gè)電路的有效面積可能僅僅占整個(gè)面積的很小一部分，因而對(duì)于芯片中的空閑西南大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 36 面積，可以盡量設(shè)計(jì)成電容，利用電容來旁路外界電源和減少地對(duì)電路性能的影響。 電路提取（ Extract） 運(yùn)行 LEdit 中 Extract 命令后，可以生成版圖的電路拓?fù)洹Ｔ撏負(fù)潢P(guān)系的描述包括：元件和元件相連的節(jié)點(diǎn)清單，或者是節(jié)點(diǎn)和節(jié)點(diǎn)間連接的元件清單。為了能從顯示器上直接發(fā)現(xiàn)錯(cuò)誤，電路提取產(chǎn)生待檢查版圖的簡化圖。在簡化圖里，只有代表元件、節(jié)點(diǎn)和端點(diǎn)的幾何體被保留下來。 [15] 4) LEdit 中提取的 CMOS 放大器版圖的 TSpice 文件： 圖 TSpice 文件 Figure The TSpice file 由 TSpice 文件可知， CMOS 放大器的版圖由 11 個(gè) MOS 管和 6 個(gè)電容組成，包括6個(gè) NMOS 管（ M M M M M11）、 5 個(gè) PMOS 管（ M M M M M M9）、 1 個(gè)耦合電容（ C4＝ ）和外接 5 個(gè)焊盤引起的寄生電容（ C1=C2=C3=C5=C6=250fF），對(duì)照 OrCAD 中各元器件參數(shù)的設(shè)置，符合尺寸要求，可進(jìn)行后續(xù)模擬。 TSpice 仿真 1) CMOS 放大器共模輸入： （ 1） TSpice 仿真文件設(shè)置如圖 所示： 西南大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 37 圖 TSpice 設(shè)置 Figure TSpice settings （ 2） WEdit 幅頻 /相頻特性曲線顯示： 圖 WEdit輸出波形顯示 Figure The WEdit output waveform display 由輸出波形知 V(DB)=，帶寬 =，相位裕度 =65176。，滿足 CMOS 放大器設(shè)計(jì)指標(biāo)：開環(huán)增益大于 80dB、單位增益帶寬大于 2MHz 和相位裕度大于 45176。的要求。 （ 3） TSpice 仿真輸出文件圖 所示： 圖 功耗 Figure power dissipation 由輸出文件知，總功耗為 ，滿足設(shè)計(jì)指標(biāo)功耗小于 100uW 的要求。 西南大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 38 2) CMOS 放大器共模輸入： （ 1） TSpice 仿真文件設(shè)置如圖 ： 圖 TSpice設(shè)置 Figure TSpice settings （ 2） WEdit 幅頻 /相頻特性曲線顯示： 圖 WEdit輸出波形顯示 Figure The WEdit output waveform display 由輸出波形知 V(DB)=，帶寬 =，相位裕度 =54176。，滿足 CMOS 放大器西南大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 39 設(shè)計(jì)指標(biāo)：開 環(huán)增益大于 80dB、單位增益帶寬大于 2MHz 和相位裕度大于 45176。的要求。 （ 3）