【導(dǎo)讀】擴(kuò)展單片機(jī)的相關(guān)資源。單片機(jī)具有性?xún)r(jià)比高、功能靈活、易于人機(jī)對(duì)話、強(qiáng)大。根據(jù)兩者的特點(diǎn)，設(shè)計(jì)一種基于89C51單片機(jī)與FPGA的總線接口。邏輯電路，實(shí)現(xiàn)對(duì)機(jī)械式鍵盤(pán)按鍵的檢測(cè)和譯碼輸出。本系統(tǒng)主要分為四大部分：89C51芯片、FPGA模塊、矩陣鍵盤(pán)和液晶顯示器。其傳給顯示器，驅(qū)動(dòng)液晶顯示器顯示。算機(jī)的各個(gè)組成部分。每一個(gè)單片機(jī)包括：一個(gè)8位的微型處理器CPU；一個(gè)256K. 最高允許振蕩頻率是12MHZ。中央處理器CPU是單片微型計(jì)算機(jī)的指揮、執(zhí)行中心，由它讀人用戶(hù)程序，并逐條執(zhí)行指令。有的指令涉及到各個(gè)寄存器之間的關(guān)系；有的指令涉及到單片。個(gè)振蕩周期，分為P1和P2兩個(gè)節(jié)拍。這樣，一個(gè)機(jī)器周期由12個(gè)振蕩周期組。若采用12MHz的晶體振蕩器，則每個(gè)機(jī)器周期為1us，每個(gè)狀態(tài)周期為1／。傳輸發(fā)生在P2期間。89C5l單片機(jī)的40個(gè)引腳中有2個(gè)專(zhuān)用于主電源引腳，2個(gè)外接晶振的引腳，P2、P0口組成16位地址總線；由P0口分時(shí)復(fù)用作為數(shù)據(jù)總線。服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。

　　

【正文】 矩陣鍵盤(pán)控制系統(tǒng)設(shè)計(jì) 24 endmodule // //鍵盤(pán)掃描模塊 // File : // Generated : 20200720 // Author : wangliang // `timescale 1 ns / 1 ps module part2 ( clk ,keydrv ,rst )。 input clk 。 input rst 。 wire clk 。 output [2:0] keydrv 。 wire [2:0] keydrv 。 parameter s1 = 339。b110。 parameter s2 = 339。b101。 parameter s3 = 339。b011。 reg [2:0]current_state。 reg [2:0]next_state。 always @ ( posedge clk or negedge rst ) begin if ( !rst ) current_state = s1 。 else current_state = next_state 。 end always @ ( current_state ) begin case ( current_state ) s1: next_state =s2。 s2: next_state =s3。 s3: next_state =s1。 default: next_state =s1。 endcase end 《智能儀器 設(shè)計(jì)》 大作業(yè) —— 基于單片機(jī)和 FPGA的矩陣鍵盤(pán)控制系統(tǒng)設(shè)計(jì) 25 assign keydrv = current_state 。 endmodule // //譯碼轉(zhuǎn)換與三態(tài)輸出模塊 // File : // Generated : 20200720 // Author : wangliang // `timescale 1 ns / 1 ps module top3 ( KEYO ,KEYI ,INT , clk , Y1 , rst)。 input [2:0] KEYO 。 //與原理圖一致，是鍵盤(pán)輸出端口給 FPGA input clk 。 input rst 。 //input RD 。 //單片機(jī)發(fā)出的的 RD 信號(hào) output [2:0] KEYI 。 //與原理圖一致，是 FPGA輸出給 鍵盤(pán) output [7:0] Y1 。 output INT 。 //單片機(jī)接收的中斷信號(hào) wire keypress。 wire scanclk。 wire [5:0] temp 。 wire [2:0] keydrv 。 wire [7:0] Y。 wire RD。 reg [5:0] temp_r 。 reg [3:0] Y_r。 reg [4:0] keyvalue 。 reg INTER。 reg [2:0] scankey_o。 reg [2:0] scankey_i。 wire dis。 reg dis_pre。 assign dis = amp。KEYO 。 //KEYO 中有一位為 0，則 dis 為 0；否則為 1 part1 key_clk( 《智能儀器 設(shè)計(jì)》 大作業(yè) —— 基于單片機(jī)和 FPGA的矩陣鍵盤(pán)控制系統(tǒng)設(shè)計(jì) 26 .clk ( clk), .clkout ( scanclk) , .rst ( rst ) )。 part2 key_scan( .clk ( scanclk ) , .keydrv (keydrv) , .rst ( rst ) )。 always @ ( posedge clk or negedge rst ) begin if ( rst==139。b0 ) begin scankey_o = 339。b0 。 scankey_i = 339。b0 。 dis_pre = dis。 end else if ( clk ==139。b1 ) begin dis_pre = dis。 if ( (dis == 139。b0)amp。amp。(dis_pre==139。b1) ) begin scankey_o = keydrv。 scankey_i = KEYO 。 end end end assign KEYI = keydrv。 assign temp = {scankey_o,scankey_i}。 //拼接操作符，把兩個(gè)值拼接起來(lái) always @ ( posedge clk or negedge rst ) begin if ( rst==139。b0 ) begin temp_r = 639。b0。 end else if ( clk == 139。b1 ) temp_r = temp 。 end always @( temp_r or rst ) begin if ( rst==139。b0 ) begin //譯碼輸出 keyvalue = 539。b0。 end else case ( temp_r ) 739。b011_011 : keyvalue = 539。h1。 739。b011_101 : keyvalue = 539。h2。 739。b011_110 : keyvalue = 539。h3。 《智能儀器 設(shè)計(jì)》 大作業(yè) —— 基于單片機(jī)和 FPGA的矩陣鍵盤(pán)控制系統(tǒng)設(shè)計(jì) 27 739。b101_011 : keyvalue = 539。h4。 739。b101_101 : keyvalue = 539。h5。 739。b101_110 : keyvalue = 539。h6。 739。b110_011 : keyvalue = 539。h7。 739。b110_101 : keyvalue = 539。h8。 739。b110_110 : keyvalue = 539。h9。 default: keyvalue = 539。h0。 endcase end always @(keyvalue or rst ) begin if ( rst==139。b0 ) //譯碼輸出 Y_r = 439。b0000。 else begin Y_r =439。b0000。 case (keyvalue ) 539。h1: Y_r = 439。b0001。 // 1 539。h2: Y_r = 439。b0010。 // 2 539。h3: Y_r = 439。b0011。 // 3 539。h4: Y_r = 439。b0100。 // 4 539。h5: Y_r = 439。b0101。 // 5 539。h6: Y_r = 439。b0110。 // 6 539。h7: Y_r = 439。b0111。 // 7 539。h8: Y_r = 439。b1000。 // 8 539。h9: Y_r = 439。b1001。 // 9 default: Y_r = 439。b0000。 endcase end end assign Y =~{439。b0000,Y_r}。 //中斷信號(hào) always @( Y ) begin if (Y == 839。b1111_1111) INTER = 139。b1。 else INTER =139。b0。 end always @ (dis) begin if ( (dis == 139。b1)amp。amp。(dis_pre==139。b0) ) 《智能儀器 設(shè)計(jì)》 大作業(yè) —— 基于單片機(jī)和 FPGA的矩陣鍵盤(pán)控制系統(tǒng)設(shè)計(jì) 28 INTER = 139。b1。 end assign INT = INTER。 //RD 信號(hào) assign RD = ~INT。 // 三態(tài)門(mén)模塊 reg [7:0] L。 always @( rst or RD) begin if ( rst==139。b0 ) begin L = 839。bZ。 end else if (RD) L = Y。 else L = 839。bZ。 end assign Y1 = L。 endmodule