【導(dǎo)讀】統(tǒng)和伺服系統(tǒng)的研究現(xiàn)狀和發(fā)展趨勢(shì)。重點(diǎn)研究了伺服系統(tǒng)位置反饋裝置——編。伺服系統(tǒng)的串行總線接口。在結(jié)合Altera公司FPGA芯片和光電編碼器接口技術(shù)。的基礎(chǔ)上，設(shè)計(jì)出了省線式編碼器串行總線接口裝置，該裝置由硬件和軟件組成。軟件主要由四倍頻辨向模塊、編碼器電影控制模塊以及協(xié)議

　　

【正文】 這種邏輯連接又叫網(wǎng)表；同時(shí) Quartus Ⅱ也支持第三方 EDA 綜合工具。 ③ 布局布線 圖 Quartus Ⅱ 設(shè)計(jì)流程 [11] 設(shè) 計(jì) 輸 入（ D e s i g n E n t r y ）綜 合（ S y n t h e s i s ）功 耗 分 析（ P o w e r A n a l y s i s ）編 程 和 配 置（ P r o g r a m m i n g amp。C o n f i g u r a t i o n ）布 局 布 線（ P l a c e amp。 R o u t e ）時(shí) 序 分 析（ T i m i n g A n a l y s i s ）仿 真（ S i m u l a t i o n ）調(diào) 試（ D e b u g g i n g ）工 程 更 改 管 理（ E n g i n e e r i n gC h a n g eM a n a g e m e n t ）時(shí) 序 逼 近（ T i m i n g C l o s u r e ）重慶大學(xué)本科學(xué)生畢業(yè)設(shè)計(jì)（論文） 4 省線式編碼器串行總線接口裝置軟件設(shè)計(jì) 22 將綜合得到的網(wǎng)表在具體的 FPGA 器件上實(shí)現(xiàn)； Quartus Ⅱ中的布局布線包括 分析布局布線、優(yōu)化布局布 線、增量布局布線 ④ 時(shí)序分析 允許用戶分析設(shè)計(jì)中所有邏輯的時(shí)序性能，并協(xié)助引導(dǎo)布局布線滿足設(shè)計(jì)中的時(shí)序要求；時(shí)序分析的內(nèi)容包括：建立時(shí)間、保持時(shí)間、時(shí)鐘至輸出延時(shí)、最大時(shí)鐘頻率等； Quartus Ⅱ的時(shí)序收斂工具包括 Timing closure floorplan logiclock editor。 ⑤ 仿真 包括功能仿真 (綜合及布局布線前仿真 )和時(shí)序仿真 (綜合及布局布線后仿真 )。功能仿真主要是驗(yàn)證電路功能是否符合設(shè)計(jì)要求，僅需要電路描述用的 HDL和電路測(cè)試用的 HDL；時(shí)序仿真包含了器件的延時(shí)信息，是模擬實(shí)際芯片運(yùn)行時(shí)的輸出波形。 除 Quartus Ⅱ自帶的仿真工具以外，常見工具還有 ModelSim 等。 ⑥ 編程和配置 在使用 Quartus Ⅱ軟件成功編譯工程之后，就可以對(duì) Altera 器件進(jìn)行編程或配置。 硬件描述語言簡(jiǎn)介 隨著 EDA 技術(shù)的發(fā)展，使用硬件語言設(shè)計(jì) PLD/FPGA 成為一種趨勢(shì)。目前主要硬件描述語言是 VHDL 和 Verilog HDL。 Verilog HDL 是在 C 語言的基礎(chǔ)上發(fā)展起來硬件描述語言 ,語法較自由。 VHDL 誕生于 1982 年。 1987 年底， VHDL 被 IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。與其他的硬件描述語言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證 [12]。本文主要采用 VHDL 編寫程序。 軟件總體框圖 圖 軟件總體框圖 重慶大學(xué)本科學(xué)生畢業(yè)設(shè)計(jì)（論文） 4 省線式編碼器串行總線接口裝置軟件設(shè)計(jì) 23 軟件主要模塊設(shè)計(jì) FPGA 軟件頂層圖 編碼器輸入信號(hào) A、 B 經(jīng)過四倍頻辨向后進(jìn)入計(jì)數(shù)模塊，信號(hào) Z 直接進(jìn)入計(jì)數(shù)模塊，并且對(duì) A、 B 計(jì)數(shù)模塊進(jìn)行清零，消除累計(jì)誤差。上電控制模塊的主要作用就是控制編碼器的通斷電和 UVW 信號(hào)寄存使能以及單圈、多圈技術(shù)使能。 Endat 發(fā)送模塊接受 A、 B、 Z 信號(hào)的計(jì)數(shù)結(jié)果和 UVW 的值，按照模式指令發(fā)送數(shù)據(jù)。如圖 所示。 四倍頻辨向模塊設(shè)計(jì) 為了提高測(cè)量分辨率，對(duì)編碼器輸出信號(hào)進(jìn)行細(xì)分是必要環(huán)節(jié)。在實(shí)際應(yīng)用中，通常采用四倍頻的方法提高精度。能夠?qū)崿F(xiàn)四倍頻的電路結(jié)構(gòu)很多，但在應(yīng)用中發(fā)現(xiàn)，由于某些四倍頻電路的精度或穩(wěn)定性不高，使傳感器整體性能下降。本設(shè)計(jì)將四倍頻電路和辨向電路設(shè)計(jì)為一個(gè)整體，稱 為四倍頻及辨向電路。 增量式編碼器實(shí)際上是一種旋轉(zhuǎn)式角位移檢測(cè)裝置，它根據(jù)軸所轉(zhuǎn)過的角度，輸出一系列脈沖，能將機(jī)械轉(zhuǎn)角變換成電脈沖，其輸出波形如圖 所示。 A、 B兩相信號(hào)是相位相差 90176。的正交方波脈沖，每個(gè)脈沖代表被測(cè)對(duì)象旋轉(zhuǎn)了一定的角度， A、 B 之間的相位關(guān)系則反映了被測(cè)對(duì)象的旋轉(zhuǎn)方向，即當(dāng) A 相超前 B 相時(shí)，轉(zhuǎn)動(dòng)方向?yàn)檎D(zhuǎn)；當(dāng) B 相超前 A 相時(shí)，轉(zhuǎn)動(dòng)方向?yàn)榉崔D(zhuǎn)。 Z 信號(hào)是代表零位脈沖信號(hào)，可用于調(diào)零、對(duì)位。 圖 頂層原理圖 重慶大學(xué)本科學(xué)生畢業(yè)設(shè)計(jì)（論文） 4 省線式編碼器串行總線接口裝置軟件設(shè)計(jì) 24 四倍頻及辨向模塊邏輯電路如圖 所示， cp 為晶振產(chǎn)生的全局時(shí)鐘八分頻，7474 是帶置位和復(fù)位的正 觸發(fā)的雙 D 觸發(fā)器， 74153 是雙 4 選 1 數(shù)據(jù)選擇器 [14]。 A、B 信號(hào)分別經(jīng)第一級(jí) D 觸發(fā)器后變?yōu)?A′、 B′信號(hào)，再經(jīng)過第二級(jí) D 觸發(fā)器后變?yōu)?A〞、 B〞信號(hào)。 D 觸發(fā)器對(duì)信號(hào)進(jìn)行整形，消除了輸入信號(hào)中的尖脈沖影響，其次是對(duì)信號(hào)產(chǎn)生一個(gè)延遲。在后續(xù)倍頻電路中不再使用原始信號(hào) A、 B，因而提高了系統(tǒng)的抗干擾性能。 四倍頻設(shè)計(jì)關(guān)鍵在于鑒別出 A、 B 信號(hào)的上升沿和下降沿。本設(shè)計(jì)采用兩個(gè) D觸發(fā)器對(duì)信號(hào)進(jìn)行延遲后，再對(duì) A′、 B′、 A〞、 B〞信號(hào)進(jìn)行邏輯組合（與操作），鑒別出 A、 B 信號(hào)的上升沿和下降沿，最后輸入 74153 進(jìn)行數(shù)據(jù)選擇 。 74153 兩路信號(hào)輸出，當(dāng)編碼器正轉(zhuǎn)時(shí)， 1Y 輸出四倍頻后的脈沖；當(dāng)編碼器反轉(zhuǎn)時(shí)， 2Y 輸出四倍頻后的脈沖。 圖 編碼器輸出信號(hào) [13] 圖 四倍頻及辨向原理圖 重慶大學(xué)本科學(xué)生畢業(yè)設(shè)計(jì)（論文） 4 省線式編碼器串行總線接口裝置軟件設(shè)計(jì) 25 仿真時(shí)序如圖 所示， A、 B 信號(hào)每一個(gè)上升沿和下降沿，電路都會(huì)長(zhǎng)身一個(gè)窄脈沖。 A 信號(hào)相位提前于 B 信號(hào) 90176。，即電機(jī)正轉(zhuǎn)，則 1Y 輸出計(jì)數(shù)脈沖， 2Y上沒有輸出脈沖。由仿真圖可知，電路達(dá)到了設(shè)計(jì)目的。 上電控制模塊設(shè)計(jì) 省線式編碼器的特點(diǎn)是數(shù)據(jù)線復(fù)用。圖 為華大電機(jī)產(chǎn)品說明書上的省線式編碼器上電時(shí)序圖。由此圖可知，省線式編碼器在上電 500ms 左右開始輸出 UVW信號(hào)， UVW 持續(xù) 20 秒左右，然后編碼器輸出 ABZ 信號(hào)。 根據(jù)省線式編碼器的上電時(shí)序圖，設(shè)計(jì)上電控制模塊。本模塊采用 VHDL 語言編寫程序。程序如下： library IEEE。 use 。 use 。 use 。 entity controller is port(clk_1k:in std_logic。 圖 省線式編碼器上電時(shí)序圖 [15] 圖 四倍頻及辨向模塊時(shí)序仿真圖 重慶大學(xué)本科學(xué)生畢業(yè)設(shè)計(jì)（論文） 4 省線式編碼器串行總線接口裝置軟件設(shè)計(jì) 26 rst:in std_logic。 power_en:out std_logic。 uvw_en:out std_logic。 abz_en:out std_logic )。 end controller。 architecture behav of controller is signal count:std_logic_vector(9 downto 0)。 begin process(rst,clk_1k) begin if (rst=39。139。) then count=(others=39。039。)。 power_en=39。039。 uvw_en=39。039。 abz_en=39。039。 elsif (clk_1k39。event and clk_1k=39。139。) then count=count+1。 if (count=50) then power_en=39。139。 elsif (count=560) then uvw_en=39。139。 elsif (count=561) then uvw_en=39。039。 elsif (count=580) then abz_en=39。139。 power_en=39。139。 uvw_en=39。039。 count=1001000100。 count=580 end if。 end if。 end process。 end behav。 輸入時(shí)鐘是經(jīng)分頻后的 1KHz 時(shí)鐘，對(duì)該時(shí)鐘進(jìn)行計(jì)數(shù)。當(dāng)計(jì)數(shù)值等于 50 時(shí)，給編碼器通電；當(dāng)計(jì)數(shù)值等于 560 時(shí)，開始讀取 UVW 信號(hào)；當(dāng)計(jì)數(shù)值等于 561 時(shí)，重慶大學(xué)本科學(xué)生畢業(yè)設(shè)計(jì)（論文） 4 省線式編碼器串行總線接口裝置軟件設(shè)計(jì) 27 停止讀取 UVW 信號(hào)；當(dāng)計(jì)數(shù)值等于 580 時(shí)，開始讀取 ABZ 信號(hào)，并使計(jì)數(shù)值停止此處。仿真時(shí)序如圖 所示。 協(xié)議模塊設(shè)計(jì) 協(xié)議 傳輸無附加信息的位置值數(shù)據(jù)包過程如圖 所示，這表示的是無附加信息的位置值數(shù)據(jù)包。 具體傳輸過程：傳輸周期從第一個(gè)時(shí)鐘下降沿開始。編碼器保存測(cè)量值并計(jì)算位置值。兩個(gè)時(shí)鐘脈沖（ 2T）后，后續(xù)電子設(shè)備發(fā)送模式指令。編碼器成功計(jì)算絕對(duì)位置值后，從起始位開始由編碼器向后續(xù)電子設(shè)備傳輸數(shù)據(jù)。后續(xù)“錯(cuò)誤位”，“錯(cuò)誤 1”和“錯(cuò)誤 2”）是所有監(jiān)測(cè)功能的信號(hào)，用于監(jiān)測(cè)故障。這兩個(gè)信號(hào) 相互獨(dú)立地生成，它表示編碼器發(fā)生可導(dǎo)致不正確位置值的故障。發(fā)生故障的確切原因保存在“工作狀態(tài)”存儲(chǔ)器中，并可被詳細(xì)地查詢。然后編碼器從最低有效位（ LSB）開始發(fā)送絕對(duì)位置值。其長(zhǎng)度取決于所用編碼器。發(fā)送一個(gè)位置值所需的時(shí)鐘脈沖數(shù)保存在編碼器制造商參數(shù)中。位置值的數(shù)據(jù)發(fā)送以循環(huán)冗余校驗(yàn)（ CRC）結(jié)束。 EnDat 在循環(huán)冗余檢查后發(fā)送附加信息 1 和 2，每個(gè)都以 CRC結(jié)束。附加信息內(nèi)容由存儲(chǔ)區(qū)選擇決定，并在下個(gè)采樣周期中發(fā)送附加信息。然后每個(gè)采樣周期都發(fā)送該信息直到選擇新存儲(chǔ)區(qū)改變內(nèi)容為止。數(shù)據(jù)字結(jié)尾處，時(shí)鐘 信號(hào)必須置為高電平。 10 至 30μ s 后或 至 s 后，數(shù)據(jù)線返回低電平。然后，時(shí)鐘信號(hào)啟動(dòng)新的數(shù)據(jù)傳輸。 [10] 圖 無附加信息的位置值 數(shù)據(jù)包傳輸過程 [10] 圖 上電控制模塊仿真時(shí)序圖 重慶大學(xué)本科學(xué)生畢業(yè)設(shè)計(jì)（論文） 4 省線式編碼器串行總線接口裝置軟件設(shè)計(jì) 28 本模塊也采用 VHDL 語言設(shè)計(jì)，利用有限狀態(tài)機(jī)來描述和實(shí)現(xiàn) 協(xié)議。狀態(tài)機(jī)容易構(gòu)成性能良好的同步時(shí)序邏輯模塊，而且結(jié)構(gòu)模式相對(duì)簡(jiǎn)單，結(jié)構(gòu)清晰，易讀易懂。為了簡(jiǎn)單，本模塊設(shè)計(jì)的 協(xié)議不發(fā)送附加信息，也不具有參數(shù)設(shè)置的功能。 該程序共設(shè)計(jì)了 7 個(gè)狀態(tài)，數(shù)據(jù)傳輸時(shí)鐘 TCLK 是狀態(tài)轉(zhuǎn)換的驅(qū)動(dòng)信號(hào)。狀態(tài)0 是初始狀態(tài)，當(dāng)?shù)谝粋€(gè)時(shí)鐘下降沿到來時(shí)，轉(zhuǎn)換為狀態(tài) 1；狀態(tài) 1 是等待接收指令狀態(tài)，當(dāng)下一個(gè)時(shí)鐘下降沿到來時(shí)，狀態(tài)轉(zhuǎn)換為狀態(tài) 2；狀態(tài) 2 是接收指令狀態(tài)，接收完 6 位的模式指令后，進(jìn)入狀態(tài) 3，分析指令狀態(tài) ,；當(dāng)時(shí)鐘脈沖計(jì)數(shù)值等于11 時(shí)，進(jìn)入狀態(tài) 4，發(fā)送起始位及錯(cuò)誤信息位， 3 個(gè)時(shí)鐘周期后，進(jìn)入狀態(tài) 5；狀態(tài) 5，發(fā)送 32 位的位置值，當(dāng)時(shí)鐘脈沖計(jì)數(shù)值等于 46 時(shí)，位置值發(fā)送結(jié)束，進(jìn)入狀態(tài) 6，發(fā)送 5 位的 CRC 校驗(yàn)碼，發(fā)送完校驗(yàn)碼以后，將時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)都置為高電平， 至 s 后，數(shù)據(jù)線返回低電平。然后又回到狀態(tài) 0，等待時(shí)鐘信號(hào)啟動(dòng)新的數(shù)據(jù)傳輸。該模塊的部分代碼如下： CASE pr_state is when state0 = state0:初始狀態(tài) data_en=39。039。 pr_state=state1。 data_temp=39。039。 receiver_en=39。039。 when state1 = state1:等待接收指令 pr_state=state2。 when state2 = state2:接收指令 receiver_en=39。139。 data_en=39。039。 if (count=000111) then pr_state=state3。 else pr_state=state2。 end if。 when state3 = state3:分析指令 receiver_en=39。039。 data_en=39。139。 data_temp=39。039。 CASE mode_value is 重慶大學(xué)本科學(xué)生畢業(yè)設(shè)計(jì)（論文） 4