【導(dǎo)讀】而且成熟、硬件開(kāi)銷小、易于在VLSI電路或系統(tǒng)級(jí)芯片中集成。通常，數(shù)字電路設(shè)計(jì)。整個(gè)設(shè)計(jì)流程可稱為數(shù)字電路的前端設(shè)計(jì)。16位移位相加乘法器的門級(jí)網(wǎng)表與電路實(shí)現(xiàn)。英文摘要采用TimesNewRoman小四。Keywords;keywords;keywords(英文關(guān)鍵詞內(nèi)容必須與中文關(guān)鍵詞完全對(duì)應(yīng)。和層次標(biāo)題以及各段落之間均為倍行距。關(guān)鍵詞與關(guān)鍵詞之間用“;”隔開(kāi))

　　

【正文】 clock (input port clock) (rise edge) clock work delay (ideal) input external delay f ain[0] (in) f U228/Y (MX2X1) f areg_reg[0]/D (DFFRHQX1) f data arrival time clock clk (rise edge) clock work delay (ideal) clock uncertainty areg_reg[0]/CK (DFFRHQX1) r library hold time data required time data required time data arrival time slack (MET) 16 16位移位相加乘法器 35 Net: n192 max_transition Transition Time Slack (MET) Net: n192 max_capacitance Capacitance Slack (MET) 附錄四 **************************************** Report : area Design : mux_16 Version: Date : Tue Dec 10 09:59:02 2020 **************************************** Library(s) Used: slow (File: /export/homeO5/caobei/libs/synopsys/) Number of ports: 68 Number of s: 290 Number of cells: 217 16 16位移位相加乘法器 36 Number of references: 30 Combinational area: Nonbinational area: Net Interconnect area: undefined (No wire load specified) Total cell area: Total area: undefined 附錄五 **************************************** Report : timing path full delay max max_paths 1 Design : mux_16 Version: Date : Tue Dec 10 09:59:02 2020 **************************************** Operating Conditions: slow Library: slow Wire Load Model Mode: top Startpoint: yreg_reg[16] (rising edgetriggered flipflop clocked by clk) Endpoint: yreg_reg[15] (rising edgetriggered flipflop clocked by clk) Path Group: clk Path Type: max 16 16位移位相加乘法器 37 Point Incr Path clock clk (rise edge) clock work delay (ideal) yreg_reg[16]/CK (DFFRHQX4) r yreg_reg[16]/Q (DFFRHQX4) f add_49_S2/A[0] (mux_16_DW01_add_0) f add_49_S2/U11/Y (AND2X1) f add_49_S2/U8/Y (NAND2XL) r add_49_S2/U10/Y (NAND3X1) f add_49_S2/U1_2/CO (ADDFX2) f add_49_S2/U1_3/CO (CMPR32X1) f add_49_S2/U1_4/CO (ADDFHX2) f add_49_S2/U1_5/CO (ADDFHX2) f add_49_S2/U1_6/CO (ADDFHX2) f add_49_S2/U13/Y (NAND2X1) r add_49_S2/U3/Y (NAND3X1) f add_49_S2/U1_8/CO (ADDFHX2) f add_49_S2/U1_9/CO (ADDFHX2) f add_49_S2/U1_10/CO (ADDFHX2) f add_49_S2/U1_11/CO (ADDFHX2) f add_49_S2/U22/Y (NAND2X1) r add_49_S2/U24/Y (NAND3X1) f add_49_S2/U1_13/CO (ADDFX2) f add_49_S2/U1_14/CO (ADDFHX2) f add_49_S2/U25/Y (XOR2X1) f add_49_S2/SUM[15] (mux_16_DW01_add_0) f U196/Y (AOI22XL) r U273/Y (NAND2X1) f 16 16位移位相加乘法器 38 yreg_reg[15]/D (DFFRHQX4) f data arrival time clock clk (rise edge) clock work delay (ideal) clock uncertainty yreg_reg[15]/CK (DFFRHQX4) r library setup time data required time data required time data arrival time slack (MET) 致謝 至此基本完成了在黑龍江大學(xué)四年的學(xué)習(xí)，這四年來(lái)的時(shí)光將是我一生最難以忘懷的歲月。黑龍江大學(xué)，這個(gè)閃亮的名字像一個(gè)深深的烙印刻在我的身上，感謝黑龍江大學(xué)為我提供的成長(zhǎng)的空間與自我提升的機(jī)會(huì)。 本學(xué)位論文是在曹貝老師的細(xì)心指導(dǎo)下完成的。曹貝老師堅(jiān)韌不拔，孜孜以求的工作態(tài)度令我感到無(wú)比欽佩，這對(duì)我產(chǎn)生了超出學(xué)術(shù)以 外的更深遠(yuǎn)的影響。從課題的選擇到論文的最終完成，其中有出現(xiàn)了很多的困難，但曹貝老師始終都給予了細(xì)致的指導(dǎo)和不懈的支持，在設(shè)計(jì)的過(guò)程中遇到的實(shí)際問(wèn)題總會(huì)在最短時(shí)間內(nèi)給予最詳細(xì)的解釋。在論文的撰寫(xiě)的過(guò)程中，曹貝老師也進(jìn)行的認(rèn)真的審閱與修改，使得我的論文結(jié)構(gòu)一步一步的完善，內(nèi)容日趨豐滿，希望借此機(jī)會(huì)向張老師表示最衷心的感謝！ 同時(shí)感謝集成電路設(shè)計(jì)與集成系統(tǒng)專業(yè)的老師們，雖然沒(méi)有直接參與論文的指導(dǎo)但在開(kāi)題時(shí)提出很多可行性的建議，在這里向他們表示深深的感謝。 16 16位移位相加乘法器 39